半导体结构及其制造方法与流程

本公开涉及半导体，具体涉及一种半导体结构及其制造方法。

背景技术：

1、现有台阶工艺(staircase)在3d nand上已经有很成熟的应用，阶梯形状的结构能够很好的辅助实现整体的3d工艺，对于堆叠的3d dram来说，无论是字线结构的台阶结构的形成工艺还是位线结构的台阶结构的形成工艺，相关技术的台阶结构每层整体面积相对较大，容易产生电容耦合(coupling)的问题，降低了半导体结构的性能。

技术实现思路

1、本公开的目的在于提供一种半导体结构及其制造方法，能够减小与导电柱连接的金属层的面积，提高半导体结构的性能。

2、根据本公开实施例的半导体结构，包括：衬底；叠层结构，所述叠层结构位于所述衬底上，所述叠层结构包括阵列区域和在第一方向上邻接所述阵列区域的至少一组第一区域和第二区域，所述第一区域和所述第二区域分别位于所述阵列区域的两侧，所述叠层结构包括在垂直方向上间隔排布的多组导线连接层，每组所述导线连接层包括部分超出所述阵列区域的导线连接结构，各组所述导线连接结构分别位于所述第一区域或所述第二区域内；绝缘支撑结构，所述绝缘支撑结构位于至少一组所述导线连接结构和所述衬底之间。

3、根据本公开的一些实施例，每组所述导线连接结构包括至少一个连接台阶，所述连接台阶为多个时，任意相邻两个所述连接台阶在所述垂直方向上具有高度差，且靠近所述衬底的连接台阶的尺寸大于远离所述衬底的连接台阶的尺寸。

4、根据本公开的一些实施例，所述半导体结构还包括绝缘结构，所述绝缘结构形成在所述叠层结构的表面。

5、根据本公开的一些实施例，所述半导体结构还包括导电柱，所述导电柱位于所述绝缘结构内且与所述连接台阶电连接。

6、根据本公开的一些实施例，所述叠层结构包括一组所述第一区域和所述第二区域，所述叠层结构包括第一组导线连接层和位于所述第一组导线连接层下方的第二组导线连接层，所述第一组导线连接层包括位于所述第二区域的第一组导线连接结构，所述第二组导线连接层包括位于所述第一区域的第二组导线连接结构，所述绝缘支撑结构形成在所述第一组导线连接结构和所述衬底之间，且与所述第二组导线连接层的一侧邻接。

7、根据本公开的一些实施例，所述叠层结构包括至少两组所述第一区域和所述第二区域，各组所述导线连接结构分别对应位于至少两组所述第一区域或所述第二区域内，在多个所述第一区域内的各组所述导线连接结构在所述垂直方向上具有高度差，在多个所述第二区域内的各组所述导线连接结构在所述垂直方向上具有高度差。

8、根据本公开的一些实施例，部分所述导线连接层在一组所述第一区域和所述第二区域内设有所述导线连接结构且不延伸至其它组所述第一区域和第二区域以及对应的部分所述阵列区域内；其中，同一组的所述第一区域和所述第二区域沿所述第一方向上间隔排布。

9、根据本公开的一些实施例，所述叠层结构包括沿第二方向上排布的第一组第一区域和第二区域以及第二组第一区域和第二区域，部分所述导线连接层位于所述第一组第一区域和第二区域以及所述第一区域和所述第二区域沿所述第一方向之间的部分阵列区域内，且不延伸至所述第二组第一区域和第二区域以及所述第二组第一区域和第二区域沿所述第一方向之间的部分阵列区域内，所述绝缘支撑结构填充所述部分所述导线连接层不延伸的区域。

10、根据本公开的一些实施例，所述叠层结构还包括沿所述垂直方向和所述第一方向阵列排布的存储单元，所述存储单元包括晶体管结构和与所述晶体管结构连接的电容结构，所述导线连接层包括位于所述阵列区域的位线结构，所述位线结构形成在所述存储单元的一侧且与所述存储单元的晶体管结构连接。

11、根据本公开的一些实施例，所述第一区域和所述第二区域同一组导线连接结构内高度依次降低的多个所述导线连接结构，在朝向远离所述位线结构的方向上的长度依次增加。

12、根据本公开的一些实施例，所述第一区域和所述第二区域同一组导线连接结构内高度依次降低的多个所述导线连接结构的一端在垂直方向上平齐，另一端在第一方向上依次远离所述位线结构。

13、本公开还提出了一种半导体结构的制造方法。

14、根据本公开实施例的半导体结构的制造方法包括：提供衬底和位于所述衬底上的堆叠结构，所述堆叠结构包括在垂直方向上的交替设置的第一绝缘层和初始导线连接层，所述堆叠结构具有阵列区域和邻接所述阵列区域的至少一组第一区域和第二区域；刻蚀所述堆叠结构，以去除所述第一区域和/或所述第二区域的部分所述堆叠结构，以在多组所述第一区域和所述第二区域分别形成多个台阶结构，多个所述台阶结构具有高度差；

15、对所述第一区域和所述第二区域的各所述台阶结构进行刻蚀以形成多组导线连接结构，同一组所述导线连接结构包含的多个所述导线连接结构具有高度差；去除位于所述导线连接结构下方的部分所述初始导线连接层，并形成绝缘支撑结构。

16、根据本公开的一些实施例，在去除位于所述导线连接结构下方的部分所述初始导线连接层，并形成绝缘支撑结构的步骤包括：

17、形成刻蚀槽，所述刻蚀槽暴露多组所述初始导线连接层的侧面；

18、沿所述刻蚀槽去除位于所述导线连接结构下方的部分所述初始导线连接层以形成填充空隙；

19、在所述刻蚀槽以及所述填充空隙内填充形成绝缘支撑结构。

20、根据本公开的一些实施例，在刻蚀所述堆叠结构后，在对所述第一区域和所述第二区域的台阶结构进行刻蚀之前，于所述台阶结构的表面形成第二绝缘层，在对所述第一区域和所述第二区域的台阶结构进行刻蚀的步骤中，对所述台阶结构的多层所述初始导线连接层依次刻蚀以形成具有高度差的多个所述导线连接结构。

21、根据本公开的一些实施例，每组所述导线连接结构包括至少一个连接台阶，形成多组导线连接结构后还包括：

22、于所述导线连接结构的表面形成绝缘结构；

23、刻蚀所述绝缘结构，以形成暴露各所述连接台阶上表面的多个导电通孔；

24、于所述导电通孔内形成导电柱，所述导电柱与各所述连接台阶连接。

25、由此根据本公开实施例的半导体结构及其制备方法，通过形成多组导线连接结构，多组导线连接结构形成至少一组第一区域和第二区域内，所述导线连接结构用于与后续形成的导电柱连接，从而能够均衡每层导线连接层连接的导电柱的长度差，而且通过在每组导线连接结构的下方形成绝缘支撑结构，使得每组导线连接结构悬空，从而能够减小与导电柱连接的导线连接层的总面积，以减小半导体结构的耦合问题，降低电容电阻延迟问题，提高半导体结构的性能。

技术特征：

1.一种半导体结构，其特征在于，包括：

2.根据权利要求1所述的半导体结构，其特征在于，每组所述导线连接结构包括至少一个连接台阶，所述连接台阶为多个时，任意相邻两个所述连接台阶在所述垂直方向上具有高度差，且靠近所述衬底的连接台阶的尺寸大于远离所述衬底的连接台阶的尺寸。

3.根据权利要求2所述的半导体结构，其特征在于，还包括绝缘结构，所述绝缘结构形成在所述叠层结构的表面。

4.根据权利要求3所述的半导体结构，其特征在于，还包括导电柱，所述导电柱位于所述绝缘结构内且与所述连接台阶电连接。

5.根据权利要求1所述的半导体结构，其特征在于，所述叠层结构包括一组所述第一区域和所述第二区域，所述叠层结构包括第一组导线连接层和位于所述第一组导线连接层下方的第二组导线连接层，所述第一组导线连接层包括位于所述第二区域的第一组导线连接结构，所述第二组导线连接层包括位于所述第一区域的第二组导线连接结构，所述绝缘支撑结构形成在所述第一组导线连接结构和所述衬底之间，且与所述第二组导线连接层的一侧邻接。

6.根据权利要求1所述的半导体结构，其特征在于，所述叠层结构包括至少两组所述第一区域和所述第二区域，各组所述导线连接结构分别对应位于至少两组所述第一区域或所述第二区域内，在多个所述第一区域内的各组所述导线连接结构在所述垂直方向上具有高度差，在多个所述第二区域内的各组所述导线连接结构在所述垂直方向上具有高度差。

7.根据权利要求6所述的半导体结构，其特征在于，部分所述导线连接层在一组所述第一区域和所述第二区域内设有所述导线连接结构且不延伸至其它组所述第一区域和第二区域以及对应的部分所述阵列区域内；其中，同一组的所述第一区域和所述第二区域沿所述第一方向上间隔排布。

8.根据权利要求7所述的半导体结构，其特征在于，所述叠层结构包括沿第二方向上排布的第一组第一区域和第二区域以及第二组第一区域和第二区域，部分所述导线连接层位于所述第一组第一区域和第二区域以及所述第一区域和所述第二区域沿所述第一方向之间的部分阵列区域内，且不延伸至所述第二组第一区域和第二区域以及所述第二组第一区域和第二区域沿所述第一方向之间的部分阵列区域内，所述绝缘支撑结构填充所述部分所述导线连接层不延伸的区域。

9.根据权利要求1所述的半导体结构，其特征在于，所述叠层结构还包括沿所述垂直方向和所述第一方向阵列排布的存储单元，所述存储单元包括晶体管结构和与所述晶体管结构连接的电容结构，所述导线连接层包括位于所述阵列区域的位线结构，所述位线结构形成在所述存储单元的一侧且与所述存储单元的晶体管结构连接。

10.根据权利要求9所述的半导体结构，其特征在于，所述第一区域和所述第二区域同一组导线连接结构内高度依次降低的多个所述导线连接结构，在朝向远离所述位线结构的方向上的长度依次增加。

11.根据权利要求10所述的半导体结构，其特征在于，所述第一区域和所述第二区域同一组导线连接结构内高度依次降低的多个所述导线连接结构的一端在垂直方向上平齐，另一端在第一方向上依次远离所述位线结构。

12.一种半导体结构的制造方法，其特征在于，包括：

13.根据权利要求12所述的半导体结构的制造方法，其特征在于，在去除位于所述导线连接结构下方的部分所述初始导线连接层，并形成绝缘支撑结构的步骤包括：

14.根据权利要求12所述的半导体结构的制造方法，其特征在于，在刻蚀所述堆叠结构后，在对所述第一区域和所述第二区域的台阶结构进行刻蚀之前，于所述台阶结构的表面形成第二绝缘层，在对所述第一区域和所述第二区域的台阶结构进行刻蚀的步骤中，对所述台阶结构的多层所述初始导线连接层依次刻蚀以形成具有高度差的多个所述导线连接结构。

15.根据权利要求12所述的半导体结构的制造方法，其特征在于，每组所述导线连接结构包括至少一个连接台阶，形成多组导线连接结构后还包括：

技术总结本公开涉及一种半导体结构及其制造方法，所述半导体结构包括：衬底；叠层结构，所述叠层结构位于所述衬底上，所述叠层结构包括阵列区域和在第一方向上邻接所述阵列区域的至少一组第一区域和第二区域，所述第一区域和所述第二区域分别位于所述阵列区域的两侧，所述叠层结构包括在垂直方向上间隔排布的多组导线连接层，每组所述导线连接层包括部分超出所述阵列区域的导线连接结构，各组所述导线连接结构分别位于所述第一区域或所述第二区域内；绝缘支撑结构，所述绝缘支撑结构位于至少一组所述导线连接结构和所述衬底之间。根据本公开实施例的半导体结构，能够减小与导电柱连接的金属层的面积，提高半导体结构的性能。技术研发人员：唐怡受保护的技术使用者：长鑫存储技术有限公司技术研发日：技术公布日：2024/7/15