一种模拟辅助数字的线性稳压器的制作方法

本发明涉及集成电路领域，尤其涉及一种模拟辅助数字的线性稳压器。

背景技术：

1、随着电子电路的发展，如今的电路设计对电源又提出了更为严苛的要求，移动设备的普及，对电源的微型化、高效率、低噪声等方面的要求提高；基于各种应用场景特点的增强，通用式的低压差线性稳压器（ldo）已经不太适合如今复杂的应用场景，针对不同的电路应用，需要定制化的电源电路。

2、针对微型处理器的数字ldo经过十数年的发展，已经得到了业内的认可，并且取得了很大的进步。如图1所示，图中vdd表示电源电压，其做法是：用带隙电路产生一个pvt无关参考电位，将输出电位的参考电位输入一个比较器，比较两个电位的高低，比较器产生比较的结果，这个结果会控制双向移位寄存器的移动方向，而双向移位寄存器中的数据将控制工作于饱和区的功率pmos，提供负载所需要的电流；但是这种架构存在至少两个方面的缺陷：第一，存在面积和稳压精度的折衷，当n为双向移位寄存器的比特数时，负载电流调节精度只有，其中是最大可调节电流，提升精度的办法只能是增加寄存器的个数。第二，稳定工作时的电压在时域图像上呈现出锯齿状的高低跳变，其中含有丰富的高频分量，模拟电路对来自电源的高频信号的抑制能力弱，而对于数字电路而言，虽然数字电路具有对电源信号的免疫能力，但也应当尽量避免电源中丰富的高频信号。当涉及到数模混合的应用场景时，电源电压中的高速跳变成为了限制数字ldo应用的关键点，因此，如何解决这些问题是目前需要考虑的。

技术实现思路

1、本发明的目的在于克服现有技术的缺点，提供了一种模拟辅助数字的线性稳压器，解决了现有技术存在的不足。

2、本发明的目的通过以下技术方案来实现：一种模拟辅助数字的线性稳压器，所述线性稳压器包括一个运算放大器、模拟比较器、一个数字比较器、两个加减法电路、一个串并转换电路、一个数据选择器、一个寄存器和数个反相器；

3、所述模拟比较器的正极输入与运算放大器的负极输入和参考电位连接，模拟比较器的负极输入与运算放大器的正极输入相连，并接到线性稳压器的输出，模拟比较器的输出接到第一个加减法电路的加减法控制端；

4、第一个加减法电路的输出端连接数字比较器和数据选择器的x输入以及第二加减法电路的输入；数字比较器的y输入连接串并转换电路，数字比较器的大于输出端连接第二个加减法电路的加减法控制端，小于输出端和等于输出端连接通过或门连接数据选择器；第二个加减法电路的输出端连接数据选择器的y输入；数字选择器的输出连接寄存器，寄存器的输出连接第一个加减法电路，同时寄存器的每个输出端口各连接一个反相器，每个反相器取反后与运算放大器连接。

5、所述第一个加减法电路包括由数个1比特全加器串联组成，由输入的控制电位高低控制对输入数据加1或者减1；前一个1比特全加器的输出进位连接下一个1比特全加器的输入进位，每个1比特全加器的a输入连接寄存器的输出，第一个1比特全加器的b输入接高电位，剩余1比特全加器的b输入短接在一起组成加减控制接口连接加减控制信号；所有1比特全加器的并行输出连接到数字比较器和数据选择器的x输入以及第二加减法电路的输入。

6、所述第二个加减法电路包括由数个1比特全加器串联组成，由输入的控制电位高低控制对输入数据加2或者减2；前一个1比特全加器的输出进位连接下一个1比特全加器的输入进位，每个1比特全加器的a输入连接寄存器的输出，第一个1比特全加器的b输入接低电位，第二个1比特全加器的b输入接高电位，剩余1比特全加器的b输入短接在一起组成加减控制接口连接加减控制信号；所有1比特全加器的并行输出连接到数据选择器的y输入。

7、每个反相器取反后各连接到一晶体管的栅极，每个晶体管的漏极连接线性稳压器的输出，源极连接另一晶体管的源极，另一晶体管的栅极连接运算放大器的输出，另一晶体管的漏极和运算放大器的正极输入均连接线性稳压器的输出。

8、所述运算放大器包括第一级放大单元和第二级放大单元，以及晶体管mn1、mn2、mn3、mp1和mp2，所述第一级放大单元连接第二级放大单元；

9、外接电流源与晶体管mn1的栅极和漏极连接，晶体管mn1的栅极分别与晶体管mn2的栅极和第一级放大单元连接；晶体管mn2的漏极与晶体管mn3的源极连接，晶体管mn3的栅极与漏极连接，并与晶体管mp2的漏极和栅极连接；晶体管mp1的栅极与漏极短接，并与晶体管mp2源极连接；晶体管mp2和晶体管mn3的栅极与第一放大单元连接，晶体管mp1的栅极与第二级放大单元连接。

10、所述第一级放大单元包括由晶体管mn4、mn5、mn6、mn7、mn8、mn9、mn10、mp3、mp4、mp5和mp6组成的cascode结构；

11、晶体管mn5的栅极为运算放大器的负极输入，源极连接晶体管mn4的漏极，漏极连接晶体管mp3的漏极；晶体管mn6的栅极为运算放大器的正极输入，源极连接晶体管mn4的漏极，漏极连接晶体管mp5的漏极；

12、晶体管mp5栅极与晶体管mp3的栅极短接，并与晶体管mp1的栅极和第二级放大单元相连；晶体管mp3漏极接晶体管mp4源极，晶体管mp5漏极接晶体管mp6源极；晶体管mp4栅极接晶体管mp6栅极，并与晶体管mp2栅极相连；晶体管mp4漏极接晶体管mn8漏极，晶体管mp5漏极接晶体管mn10漏极；晶体管mn8漏极与栅极短接，并与晶体管mn10栅极连接；晶体管mn8源极与晶体管mn7漏极相连，晶体管mn10源极与晶体管mn9源极相连；第二级放大单元与晶体管mp6的漏极相连。

13、所述第二级放大单元包括由晶体管mn11和晶体管mp7组成的共源结构；

14、所述晶体管mn11栅极与晶体管mp6的漏极相连，漏极和晶体管mp7的漏极作为运算放大器的输出；晶体管mp7栅极与晶体管mp1栅极连接。

15、所述晶体管mn1、mn2、mn4、mn7、mn9和mn11的源极接地，晶体管mp1、mp3、mp5和mp7的源极接电源电压。

16、本发明具有以下优点：一种模拟辅助数字的线性稳压器，当数字环路稳定后，模拟辅助电路开始工作，通过负反馈作用减轻输出电压的波动，解除了数字ldo负载电流精度的限制。增加的数字比较模块将使得输出最大电流受控，而且通过串并转变输出的限制信息将控制数字环路，一个时钟内寄存器的数值最多被减去3，实现了软切换。

技术特征：

1.一种模拟辅助数字的线性稳压器，其特征在于：所述线性稳压器包括一个运算放大器、模拟比较器、一个数字比较器、两个加减法电路、一个串并转换电路、一个数据选择器、一个寄存器和数个反相器；

2.根据权利要求1所述的一种模拟辅助数字的线性稳压器，其特征在于：所述第一个加减法电路包括由数个1比特全加器串联组成，由输入的控制电位高低控制对输入数据加1或者减1；前一个1比特全加器的输出进位连接下一个1比特全加器的输入进位，每个1比特全加器的a输入连接寄存器的输出，第一个1比特全加器的b输入接高电位，剩余1比特全加器的b输入短接在一起组成加减控制接口连接加减控制信号；所有1比特全加器的并行输出连接到数字比较器和数据选择器的x输入以及第二加减法电路的输入。

3.根据权利要求1所述的一种模拟辅助数字的线性稳压器，其特征在于：所述第二个加减法电路包括由数个1比特全加器串联组成，由输入的控制电位高低控制对输入数据加2或者减2；前一个1比特全加器的输出进位连接下一个1比特全加器的输入进位，每个1比特全加器的a输入连接寄存器的输出，第一个1比特全加器的b输入接低电位，第二个1比特全加器的b输入接高电位，剩余1比特全加器的b输入短接在一起组成加减控制接口连接加减控制信号；所有1比特全加器的并行输出连接到数据选择器的y输入。

4.根据权利要求1所述的一种模拟辅助数字的线性稳压器，其特征在于：每个反相器取反后各连接到一晶体管的栅极，每个晶体管的漏极连接线性稳压器的输出，源极连接另一晶体管的源极，另一晶体管的栅极连接运算放大器的输出，另一晶体管的漏极和运算放大器的正极输入均连接线性稳压器的输出。

5.根据权利要求1所述的一种模拟辅助数字的线性稳压器，其特征在于：所述运算放大器包括第一级放大单元和第二级放大单元，以及晶体管mn1、mn2、mn3、mp1和mp2，所述第一级放大单元连接第二级放大单元；

6.根据权利要求5所述的一种模拟辅助数字的线性稳压器，其特征在于：所述第一级放大单元包括由晶体管mn4、mn5、mn6、mn7、mn8、mn9、mn10、mp3、mp4、mp5和mp6组成的cascode结构；

7.根据权利要求6所述的一种模拟辅助数字的线性稳压器，其特征在于：所述第二级放大单元包括由晶体管mn11和晶体管mp7组成的共源结构；

8.根据权利要求7所述的一种模拟辅助数字的线性稳压器，其特征在于：所述晶体管mn1、mn2、mn4、mn7、mn9和mn11的源极接地，晶体管mp1、mp3、mp5和mp7的源极接电源电压。

技术总结本发明涉及一种模拟辅助数字的线性稳压器，属于集成电路领域，其包括一个运算放大器、模拟比较器、一个数字比较器、两个加减法电路、一个串并转换电路、一个数据选择器、一个寄存器和数个反相器。本发明通过设置数字加减电路以控制寄存器存储的二进制数，而寄存器中的信息用于控制2<supgt;N</supgt;权重的功率PMOS，以拓宽数字LDO的负载电流调节范围，又解除了面积和稳压精度的折衷。通过串并转换电路设置寄存器最大值，限制寄存器中数据的最大值，以达到限流的目的。使用模拟LDO结构控制一个2<supgt;0</supgt;权重的功率晶体管辅助控制输出电流，以抑制输出电压中的波纹。技术研发人员：周科吉,陈生川,张跃,侯建操,汤啸辰,王勇受保护的技术使用者：成都玖锦科技有限公司技术研发日：技术公布日：2024/9/26