半导体器件的制作方法

本发明构思涉及半导体器件及其制造方法，更具体地，涉及一种包括场效应晶体管的半导体器件及其制造方法。

背景技术：

1、半导体器件通常包括具有例如金属氧化物半导体场效应晶体管(mosfet)的集成电路。随着半导体器件的尺寸和设计规则逐渐地减少，mosfet的尺寸也日益按比例缩小。mosfet的按比例缩小可能使半导体器件的工作特性劣化。因此，制造具有提高的性能的半导体器件同时克服半导体器件的相对高的集成度所引起的限制的方法一直在开发中。

技术实现思路

1、根据本发明构思的实施例，一种半导体器件包括：第一衬底，所述第一衬底包括第一区域和第二区域；有源图案，所述有源图案设置在所述第一区域上；源极/漏极图案，所述源极/漏极图案设置在所述有源图案上；贯通接触，所述贯通接触设置在所述第二区域上；第一金属层，所述第一金属层设置在所述贯通接触上；第二衬底，所述第二衬底设置在所述第一金属层上，其中，所述第二衬底包括杂质区域；下接合焊盘，所述下接合焊盘设置在所述第一金属层与所述第二衬底之间；上接合焊盘，所述上接合焊盘设置在所述下接合焊盘上；以及电力传输网络层，所述电力传输网络层设置在所述第一衬底的底表面上，其中，所述下接合焊盘和所述上接合焊盘彼此接触，其中，所述贯通接触连接到所述下接合焊盘，并且其中，所述杂质区域连接到所述上接合焊盘。

2、根据本发明构思的实施例，一种半导体器件包括：第一衬底，所述第一衬底包括第一区域和第二区域；有源图案，所述有源图案设置在所述第一区域上；源极/漏极图案，所述源极/漏极图案设置在所述有源图案上；第一贯通接触和第二贯通接触，所述第一贯通接触和所述第二贯通接触设置在所述第二区域上，其中，所述第一贯通接触和所述第二贯通接触彼此间隔开；第一金属层，所述第一金属层设置在所述第一贯通接触和所述第二贯通接触上；第二衬底，所述第二衬底设置在所述第一金属层上，其中，所述第二衬底包括第一杂质区域和第二杂质区域，其中，所述第一杂质区域包括具有第一导电类型的杂质，并且所述第二杂质区域包括具有第二导电类型的杂质；多个下接合焊盘，所述多个下接合焊盘设置在所述第一金属层与所述第二衬底之间；多个上接合焊盘，所述多个上接合焊盘设置在所述多个下接合焊盘上；以及电力传输网络层，所述电力传输网络层设置在所述第一衬底的底表面上，其中，所述第一贯通接触和所述第二贯通接触分别电连接到所述第一杂质区域和所述第二杂质区域，并且其中，所述具有第一导电类型的杂质不同于所述具有第二导电类型的杂质。

3、根据本发明构思的实施例，一种半导体器件包括：第一电力线和第二电力线，所述第一电力线和所述第二电力线设置在第一衬底上并且在第一方向上彼此间隔开，其中，所述第一电力线和所述第二电力线在第二方向上彼此平行地延伸；逻辑单元和无源元件单元，所述逻辑单元和所述无源元件单元设置在所述第一电力线与所述第二电力线之间并且在所述第二方向上彼此间隔开；第一有源图案和第二有源图案，所述第一有源图案和所述第二有源图案设置在所述逻辑单元上并且在所述第一方向上彼此间隔开；第一沟道图案和第一源极/漏极图案，所述第一沟道图案和所述第一源极/漏极图案设置在所述第一有源图案上；第二沟道图案和第二源极/漏极图案，所述第二沟道图案和所述第二源极/漏极图案设置在所述第二有源图案上，其中，所述第二源极/漏极图案的导电类型不同于所述第一源极/漏极图案的导电类型；栅电极，所述栅电极设置在所述第一沟道图案和所述第二沟道图案上；栅极电介质层，所述栅极电介质层设置在所述栅电极与所述第一沟道图案和所述第二沟道图案之间；栅极间隔物，所述栅极间隔物设置在所述栅电极的侧壁上；栅极覆盖图案，所述栅极覆盖图案设置在所述栅电极上；层间电介质层，所述层间电介质层覆盖所述第一源极/漏极图案和所述第二源极/漏极图案以及所述栅极覆盖图案；有源接触，所述有源接触穿透所述层间电介质层并且电连接到所述第一源极/漏极图案和所述第二源极/漏极图案中的对应一者；栅极接触，所述栅极接触穿透所述层间电介质层和所述栅极覆盖图案并且电连接到所述栅电极；第一贯通接触和第二贯通接触，所述第一贯通接触和所述第二贯通接触设置在所述无源元件单元上并且分别连接到所述第一电力线和所述第二电力线；第二衬底，所述第二衬底设置在所述第一贯通接触和所述第二贯通接触上，其中，所述第二衬底包括第一杂质区域和第二杂质区域，所述第一杂质区域和所述第二杂质区域具有彼此不同的导电类型；多个下接合焊盘和多个上接合焊盘，所述多个下接合焊盘设置在所述第二衬底与所述第一贯通接触和所述第二贯通接触之间，所述多个上接合焊盘设置在所述多个下接合焊盘上；以及电力传输网络层，所述电力传输网络层设置在所述第一衬底上，其中，所述下接合焊盘与所述上接合焊盘对应地接触，并且其中，所述第一贯通接触和所述第二贯通接触分别通过所述下接合焊盘和所述上接合焊盘电连接到所述第一杂质区域和所述第二杂质区域。

技术特征：

1.一种半导体器件，所述半导体器件包括：

2.根据权利要求1所述的半导体器件，其中，

3.根据权利要求2所述的半导体器件，所述半导体器件还包括：第二金属层，所述第二金属层设置在所述第一金属层上，

4.根据权利要求2所述的半导体器件，所述半导体器件还包括：贯通通路，所述贯通通路设置在所述第一区域上并且与所述源极/漏极图案间隔开，

5.根据权利要求4所述的半导体器件，所述半导体器件还包括：下贯通通路，所述下贯通通路设置在所述贯通通路与所述电力传输网络层之间，

6.根据权利要求1所述的半导体器件，其中，所述源极/漏极图案包括成对的邻近的源极/漏极图案，

7.根据权利要求1所述的半导体器件，所述半导体器件还包括：

8.根据权利要求7所述的半导体器件，所述半导体器件还包括：

9.根据权利要求8所述的半导体器件，所述半导体器件还包括：第二金属层，所述第二金属层设置在所述第一金属层与所述下接合焊盘之间，

10.根据权利要求1所述的半导体器件，其中，

11.一种半导体器件，所述半导体器件包括：

12.根据权利要求11所述的半导体器件，其中，

13.根据权利要求12所述的半导体器件，其中，所述第一贯通接触和所述第二贯通接触电连接到所述电力传输网络层。

14.根据权利要求12所述的半导体器件，所述半导体器件还包括：贯通通路，所述贯通通路设置在所述第一区域上并且电连接到所述电力线，

15.根据权利要求11所述的半导体器件，其中，所述第一杂质区域和所述第二杂质区域形成pn结。

16.根据权利要求11所述的半导体器件，所述半导体器件还包括：

17.根据权利要求16所述的半导体器件，其中，所述第三贯通接触电连接到所述第三杂质区域。

18.根据权利要求11所述的半导体器件，所述半导体器件还包括：下电力线，所述下电力线设置在所述第一衬底与所述电力传输网络层之间，

19.一种半导体器件，所述半导体器件包括：

20.根据权利要求19所述的半导体器件，其中，所述第一贯通接触和所述第二贯通接触中的每一者的宽度随着与所述电力传输网络层的距离减小而增大。

技术总结一种半导体器件包括：第一衬底，包括第一区域和第二区域；有源图案，设置在所述第一区域上；源极/漏极图案，设置在所述有源图案上；贯通接触，设置在所述第二区域上；第一金属层，设置在所述贯通接触上；第二衬底，设置在所述第一金属层上，其中，所述第二衬底包括杂质区域；下接合焊盘，设置在所述第一金属层与所述第二衬底之间；上接合焊盘，设置在所述下接合焊盘上；以及电力传输网络层，设置在所述第一衬底的底表面上，其中，所述下接合焊盘和所述上接合焊盘彼此接触，其中，所述贯通接触连接到所述下接合焊盘，并且其中，所述杂质区域连接到所述上接合焊盘。技术研发人员：车承珉,金珍圭,南润锡受保护的技术使用者：三星电子株式会社技术研发日：技术公布日：2024/10/10