半导体封装装置及其制造方法与流程

本揭露是有关一种半导体封装装置以及一种半导体封装装置的制造方法。

背景技术：

1、随着半导体封装技术的快速发展，已经研发各种方法来将两个半导体晶片或晶粒接合在一起。混合接合为用于在小外形集成电路(small outline integrated circuit，soic)中将两个半导体晶粒接合在一起的常用方法。目前，在soic中半导体晶粒的混合接合中，在半导体晶粒之间的接合界面处存在一些缺陷(例如，空隙)，这可能不利地影响soic的电气效能。因此，需要避免在soic的半导体晶粒之间的接合界面处形成这些缺陷。

技术实现思路

1、根据本揭露一实施方式，一种半导体封装装置包含第一半导体结构、第二半导体结构及非金属掺杂剂。第一半导体结构包含第一介电接合层及安置在第一介电接合层中的第一导电接合特征。第二半导体结构包含接合至第一介电接合层的第二介电接合层及安置在第二介电接合层中的第二导电接合特征。第一导电接合特征接合至第二导电接合特征，以在其间形成界面。非金属掺杂剂安置在第一导电接合特征及第二导电接合特征中的至少一者中。

2、根据本揭露一实施方式，一种半导体封装装置的制造方法包含形成第一半导体结构及第二半导体结构，第一半导体结构包含第一介电接合层及安置在第一介电接合层中的第一导电接合特征，第二半导体结构包含第二介电接合层及安置在第二介电接合层中的第二导电接合特征；将非金属掺杂剂引入第一导电接合特征及第二导电接合特征中的至少一者中；将第一介电接合层接合至第二介电接合层；及将第一导电接合特征接合至第二导电接合特征，以在其间形成界面。

3、根据本揭露一实施方式，一种半导体封装装置的制造方法包含形成第一半导体结构，第一半导体结构包含第一介电接合层及安置在第一介电接合层中的第一导电接合特征；形成第二半导体结构，第二半导体结构包含第二介电接合层及安置在第二介电接合层中的第二导电接合特征；将非金属掺杂剂引入第一导电接合特征及第二导电接合特征中的至少一者中；及通过混合接合工艺将第一半导体结构接合至第二半导体结构，以便准许第一介电接合层接合至第二介电接合层且准许第一导电接合特征接合至第二导电接合特征，使得界面形成于第一导电接合特征与第二导电接合特征之间。

技术特征：

1.一种半导体封装装置，其特征在于，包括：

2.如权利要求1所述的半导体封装装置，其特征在于，该非金属掺杂剂为氧，并且该第一导电接合特征及该第二导电接合特征中的该至少一者的一部分为安置在其间的该界面处的一金属氧化物层，该金属氧化物层具有大于十亿分之10-6的一氧浓度。

3.如权利要求1所述的半导体封装装置，其特征在于，该非金属掺杂剂为氮，并且该第一导电接合特征及该第二导电接合特征中的该至少一者的一部分为安置在其间的该界面处的一金属氮化物层，该金属氮化物层具有大于十亿分之10-6的一氮浓度。

4.如权利要求1所述的半导体封装装置，其特征在于，该非金属掺杂剂为碳，并且该第一导电接合特征及该第二导电接合特征中的该至少一者的一部分为安置在其间的该界面处的一含碳金属层，该含碳金属层具有在自该界面至该第一导电接合特征及该第二导电接合特征中的该至少一者的与该界面相对的一下表面的一方向上呈现一降低趋势的一碳浓度。

5.如权利要求1所述的半导体封装装置，其特征在于，该非金属掺杂剂为碳，该碳贯穿该第一导电接合特征及该第二导电接合特征中的该至少一者分布，该非金属掺杂剂具有大于十亿分之10-8的一碳浓度。

6.一种半导体封装装置的制造方法，其特征在于，包括以下步骤：

7.如权利要求6所述的半导体封装装置的制造方法，其特征在于，该非金属掺杂剂为氧且通过以下各者中的至少一者引入该第一导电接合特征及该第二导电接合特征中的该至少一者中：

8.如权利要求6所述的半导体封装装置的制造方法，其特征在于，该非金属掺杂剂为氮且通过以下各者中的至少一者引入该第一导电接合特征及该第二导电接合特征中的该至少一者中：

9.如权利要求6所述的半导体封装装置的制造方法，其特征在于，该非金属掺杂剂为碳，并且通过对该第一导电接合特征及该第二导电接合特征中的该至少一者进行一碳注入处理而经引入该第一导电接合特征及该第二导电接合特征中的该至少一者中，以便在其间的该界面处形成一含碳金属层。

10.一种半导体封装装置的制造方法，其特征在于，包括以下步骤：

技术总结一种半导体封装装置及其制造方法，半导体封装装置包含第一半导体结构、第二半导体结构及非金属掺杂剂。第一半导体结构包含第一介电接合层及安置在第一介电接合层中的第一导电接合特征。第二半导体结构包含接合至第一介电接合层的第二介电接合层及安置在第二介电接合层中的第二导电接合特征。第一导电接合特征接合至第二导电接合特征，以在其间形成界面。非金属掺杂剂安置在第一导电接合特征及第二导电接合特征中的至少一者中。技术研发人员：张任远受保护的技术使用者：台湾积体电路制造股份有限公司技术研发日：技术公布日：2024/10/10