一种环栅堆叠纳米器件及其制备方法

本发明涉及半导体，尤其是涉及一种环栅堆叠纳米器件及其制备方法。

背景技术：

1、随着晶体管特征尺寸的不断微缩，传统的mosfet器件经历了由平面结构到三维结构的转变，提升器件性能的同时降低短沟道效应带来的影响。目前，gaa stackednanosheet fet的研究进展受到了学术界和产业界的广泛关注，不断更新的制备流程和关键工艺，以及优化后的器件结构是新型cmos器件的热门研究方向，被认为是3nm节点之后的主流器件。

2、gaa stacked nanosheet fet是在finfet和nanowire-fet的基础上发展而来的一种具有环栅结构和水平纳米片(ns)作为导电沟道的新型器件。在栅极控制方面，环栅结构具有比finfet器件结构更好的栅控能力，可以有效抑制器件的短沟道效应；在电流驱动方面，nanosheet-gaafet具有有效栅可调的优点，其垂直水平方向的堆叠设计也可显著增强器件的电流驱动性能。

3、但是，常规堆叠纳米片gaa-fet的环栅堆叠纳米器件(gaa)需要通过内侧墙工艺控制，工艺极其复杂，对薄膜材料和刻蚀工艺提出了极其苛刻的要求，也是gaa器件量产的最大障碍。

4、鉴于此，特提出本发明。

技术实现思路

1、本发明的目的在于提供一种环栅堆叠纳米器件及其制备方法，本发明简化了环栅堆叠纳米器件的整体集成流程，同时提高了源区和漏区的形成质量，提升了环栅晶体管的工作性能。

2、第一方面，本发明提供一种环栅堆叠纳米器件的制备方法，包括以下步骤：

3、在提供的衬底上交替生长牺牲层和沟道层，将沟道层和牺牲层刻蚀成多个周期分布的鳍片，并在相邻两个鳍片之间形成浅槽隔离区；

4、在露出的鳍片表面形成假栅结构；

5、在假栅结构的两侧形成侧墙；

6、对鳍片进行源/漏刻蚀，刻蚀停止于所述衬底的表面，在侧墙两侧形成用于制备源/漏极的源/漏区；

7、沿源/漏区的中心方向对鳍片进行刻蚀，使整个鳍片呈内嵌的凹槽；

8、对侧墙下方鳍片的侧壁进行选择性si外延；

9、外延生长源/漏极。

10、作为本技术方案优选地，所述凹槽(8)的深度小于等于侧墙(7)的厚度。

11、作为本技术方案优选地，在选择性si外延时，对外延的si进行原位掺杂，形成源/漏扩展区。

12、作为本技术方案优选地，所述源/漏扩展区的厚度小于等于侧墙(7)的厚度。

13、作为本技术方案优选地，所述假栅结构的制备方法包括：

14、形成浅槽隔离区后，在露出的鳍片表面依次形成假栅层和假栅硬掩膜层；

15、通过光刻和刻蚀图形化工艺形成跨鳍片的假栅结构。

16、作为本技术方案优选地，在假栅结构上沉积侧墙介质，然后刻蚀水平方向的侧墙介质，以在假栅结构的两侧形成侧墙。

17、作为本技术方案优选地，所述侧墙介质包括氮化硅、氮掺杂氧化硅和氮掺杂碳化硅中的任意一种。

18、作为本技术方案优选地，还包括以下步骤：

19、外延生长源/漏区后，在源/漏区上沉积隔离层介质，并对隔离层介质进行化学机械抛光，直至去除假栅硬掩膜层，露出假栅层；

20、刻蚀去除所述假栅层；

21、刻蚀去除所述牺牲层，释放所述沟道层以形成纳米片沟道；

22、沉积高k金属栅，形成环绕所述纳米片沟道的金属栅；

23、继续沉积隔离层介质，形成分别与所述源/漏区、所述金属栅接触的接触孔，对所述接触孔进行刻蚀，并沉积硅化合物，在接触孔中形成导电通道。

24、第二方面，本发明还公开了一种环栅堆叠纳米器件，具体包括衬底、纳米片沟道、金属栅、源/漏区和源/漏扩展区，

25、所述纳米片沟道位于所述衬底的上方，所述金属栅环绕所述纳米片沟道设置，所述源/漏区与所述纳米片沟道连接，所述源/漏扩展区设置在所述源/漏区与所述金属栅之间，且所述源/漏扩展区的厚度小于等于侧墙的厚度。

26、作为本技术方案优选地，所述源/漏扩展区的材质为原位掺杂的硅。

27、本发明环栅堆叠纳米器件的制备方法，至少具有以下技术效果：

28、在本发明摒弃了传统的内侧墙设计，转而采用外延工艺，实现了纳米片沟道中牺牲层的自动释放，并且在纳米片沟道中牺牲层释放时不会对源/漏极的gesi外延层造成损伤，提高了器件的可靠性，这一创新显著简化了环栅堆叠纳米器件(gaa)的整体集成流程，大大提高了器件的可制造性。与此同时，本发明通过对鳍片内嵌的凹槽进行选择性si外延的方式，可形成陡峭、分布均匀且横向结深精确可控的源/漏扩展区，不仅有效控制了有效沟长，避免了复杂的三维结构离子注入的工艺，而且提高了源区和漏区的形成质量，利于源区和漏区向沟道区提供应力，从而利于提升沟道区内的载流子迁移率，进而提升环栅晶体管的工作性能。

技术特征：

1.一种环栅堆叠纳米器件的制备方法，其特征在于，包括以下步骤：

2.根据权利要求1所述的制备方法，其特征在于，所述凹槽(8)的深度小于等于侧墙(7)的厚度。

3.根据权利要求1所述的制备方法，其特征在于，在选择性si外延时，对外延的si进行原位掺杂，形成源/漏扩展区。

4.根据权利要求3所述的制备方法，其特征在于，所述源/漏扩展区的厚度小于等于侧墙(7)的厚度。

5.根据权利要求1所述的制备方法，其特征在于，所述假栅结构的制备方法包括：

6.根据权利要求1所述的制备方法，其特征在于，在假栅结构上沉积侧墙介质，然后刻蚀水平方向的侧墙介质，以在假栅结构的两侧形成侧墙(7)。

7.根据权利要求6所述的制备方法，其特征在于，所述侧墙介质包括氮化硅、氮掺杂氧化硅和氮掺杂碳化硅中的任意一种。

8.根据权利要求1所述的制备方法，其特征在于，还包括以下步骤：

9.一种环栅堆叠纳米器件，其特征在于，包括衬底(1)、纳米片沟道、金属栅(11)、源/漏极(9)和源/漏扩展区，

10.根据权利要求9所述的环栅堆叠纳米器件，其特征在于，所述源/漏扩展区的材质为原位掺杂的硅。

技术总结本发明涉及半导体技术领域，尤其是涉及一种环栅堆叠纳米器件及其制备方法，包括以下步骤：在提供的衬底上交替生长牺牲层和沟道层，将沟道层和牺牲层刻蚀成多个周期分布的鳍片，并在相邻两个鳍片之间形成浅槽隔离区；在露出的鳍片表面形成假栅结构；在假栅结构的两侧形成侧墙；对鳍片进行源/漏刻蚀，刻蚀停止于所述衬底的表面，在侧墙两侧形成用于制备源/漏极的源/漏区；沿源/漏区的中心方向对鳍片进行刻蚀，使整个鳍片呈内嵌的凹槽；对侧墙下方鳍片的侧壁进行选择性Si外延；外延生长源/漏极。本发明简化了环栅堆叠纳米器件的整体集成流程，同时提高了源区和漏区的形成质量，提升了环栅晶体管的工作性能。技术研发人员：高建峰,刘卫兵,杨帅,周娜,李俊杰,杨涛,李俊峰,罗军受保护的技术使用者：中国科学院微电子研究所技术研发日：技术公布日：2024/10/17