外延后对准方法与流程

本发明涉及半导体，特别是涉及一种外延后对准方法。

背景技术：

1、高压器件通常需要在逻辑工艺形成前，产生高压器件的埋层或高压阱，然后再生长epi作为耐压层，之后再进行有源区图形化，因此外延后需要和外延前的层次形成套刻对准，确保埋层或高压阱层等外延前的层次在正确的位置

2、通常为了实现外延后对准，会在外延之前产生有一定台阶差或材料差的对准标记，在外延生长后，以其轮廓作为对准标记

3、随着高压器件耐压升高，epi厚度越来越厚，当epi达到一定厚度后，外延前的对准标记都会消失，无法被识别，导致外延后层次无法对准。

4、为解决上述问题，需要提出一种新型的外延后对准方法。

技术实现思路

1、鉴于以上所述现有技术的缺点，本发明的目的在于提供一种外延后对准方法，用于解决现有技术中当外延达到一定厚度后，外延前的对准标记都会消失，无法被识别，导致外延后层次无法对准的问题。

2、为实现上述目的及其他相关目的，本发明提供一种外延后对准方法，包括：

3、步骤一、将外延前被对准层的套刻标记在x、y方向形成周期排列的密集图形，在每个x、y方向的所述套刻标记的数量为n个，其中n不小于2；

4、步骤二、利用所述密集图形在前层图形上形成被对准标记；

5、步骤三、在前层图形上形成外延层，在每个x、y方向上选取至少一个所述被对准标记作为被对准图形；

6、步骤四、在所述外延层上形成包括对准图形的当层图形，所述对准图形的尺寸位于所述被对准层图形的中间。

7、优选地，步骤一中的所述套刻标记在x、y方向的空间周期为8-20微米。

8、优选地，步骤一中的所述套刻标记在x、y方向的尺寸为4-12微米。

9、优选地，步骤一中的所述密集图形中的所述套刻标记为等间距设置。

10、优选地，步骤一中的所述密集图形中的所述套刻标记为非等间距设置。

11、优选地，步骤二中的所述前层图形为衬底。

12、优选地，步骤二中的所述前层图形为形成于衬底上的被对准薄膜层，所述被对准标记形成于所述被对准薄膜层上。

13、优选地，步骤三中使用所述密集图形中心部分接近的x、y方向两组图形为被对准图形。

14、优选地，步骤三中使用所述密集图形最外侧的x、y方向两组图形为被对准图形。

15、优选地，步骤三中的所述外延层的厚度大于8微米时，被所述外延层生长覆盖的所述被对准标记仍具有所需的台阶形貌。

16、优选地，若所述对准图形之间还存在其他的所述对准标记，则步骤四中的所述对准图形覆盖所述被对准图形之间其他的所述被对准标记。

17、如上所述，本发明的外延后对准方法，具有以下有益效果：

18、本发明能够避免外延前的对准标记在外延后消失的问题，提高外延后层次对准的准确性。

技术特征：

1.一种外延后对准方法，其特征在于，至少包括：

2.根据权利要求1所述的外延后对准方法，其特征在于：步骤一中的所述套刻标记在x、y方向的空间周期为8-20微米。

3.根据权利要求1所述的外延后对准方法，其特征在于：步骤一中的所述套刻标记在x、y方向的尺寸为4-12微米。

4.根据权利要求1所述的外延后对准方法，其特征在于：步骤一中的所述密集图形中的所述套刻标记为等间距设置。

5.根据权利要求1所述的外延后对准方法，其特征在于：步骤一中的所述密集图形中的所述套刻标记为非等间距设置。

6.根据权利要求1所述的外延后对准方法，其特征在于：步骤二中的所述前层图形为衬底。

7.根据权利要求1所述的外延后对准方法，其特征在于：步骤二中的所述前层图形为形成于衬底上的被对准薄膜层，所述被对准标记形成于所述被对准薄膜层上。

8.根据权利要求1所述的外延后对准方法，其特征在于：步骤三中使用所述密集图形中心部分接近的x、y方向两组图形为被对准图形。

9.根据权利要求1所述的外延后对准方法，其特征在于：步骤三中使用所述密集图形最外侧的x、y方向两组图形为被对准图形。

10.根据权利要求1所述的外延后对准方法，其特征在于：步骤三中的所述外延层的厚度大于8微米时，被所述外延层生长覆盖的所述被对准标记仍具有所需的台阶形貌。

11.根据权利要求1至10任一项所述的外延后对准方法，其特征在于：若所述对准图形之间还存在其他的所述对准标记，则步骤四中的所述对准图形覆盖所述被对准图形之间其他的所述被对准标记。

技术总结本发明提供一种外延后对准方法，将外延前被对准层的套刻标记在X、Y方向形成周期排列的密集图形，在每个X、Y方向的套刻标记的数量为N个，其中N不小于2；利用密集图形在前层图形上形成被对准标记；在前层图形上形成外延层，在每个X、Y方向上选取至少一个被对准标记作为被对准图形；在外延层上形成包括对准图形的当层图形，对准图形的尺寸位于被对准层图形的中间。本发明能够避免外延前的对准标记在外延后消失的问题，提高外延后层次对准的准确性。技术研发人员：王雷受保护的技术使用者：上海华虹宏力半导体制造有限公司技术研发日：技术公布日：2024/11/18