用于抗辐射存储器基元的电路结构和相关方法与流程

背景技术：

1、一种类型的数字电路元件是存储器基元，其可以被提供作为“静态ram”(sram)或“动态ram”(dram)。几个晶体管可以彼此电连接以提供存储器基元架构的基本元件。缺少晶体管和/或使用晶体管来执行不同功能的其他实现方式，例如磁ram、电阻式ram等，也是存储器基元的类型。在基于晶体管的sram的情况下，存储器基元可以包括六个晶体管，其中四个晶体管可以被布线以形成两个交叉耦接的电压反相器，用于存储“高”和“低”电压(即，高于或低于预定阈值的电压)形式的二进制数字(也称为“位”)。sram结构中的其余两个晶体管被称为“存取晶体管”，之所以如此命名是因为这些晶体管可以在读取和写入操作期间控制对sram基元的电存取。器件的某些部分可能容易受到各种辐射源的影响。在一些情况下，辐射可能足够强而改变被存储在存储器基元内的电压电平。

技术实现思路

1、本公开的示例性方面被设计为解决本文描述的问题和/或未讨论的其他问题。

2、本公开的实施例提供了一种电路结构，其包括：第一锁存器，其具有输入节点和输出节点；第二锁存器，其具有输入节点和输出节点，其中，所述第二锁存器的所述输出节点耦接到所述第一锁存器的所述输入节点，并且其中，所述第二锁存器的所述输入节点耦接到所述第一锁存器的所述输出节点；以及读取/写入(r/w)电路，其包括将字线、位线和反相位线耦接到至少两个输出的多个晶体管，所述至少两个输出中的一个输出耦接到所述第一锁存器的所述输入节点，并且所述至少两个输出中的另一个输出耦接到所述第二锁存器的所述输入节点。

3、本公开的其他实施例提供了一种电路结构，其包括：第一锁存器，其具有输入节点和输出节点；第二锁存器，其具有输入节点和输出节点，其中，所述第二锁存器的所述输出节点耦接到所述第一锁存器的所述输入节点，并且其中，所述第二锁存器的所述输入节点耦接到所述第一锁存器的所述输出节点；以及读取/写入r/w电路，其包括：第一晶体管，其具有耦接到位线的第一源极/漏极s/d端子、耦接到所述第一锁存器的所述输入节点的第二s/d端子、以及耦接到字线的栅极端子，第二晶体管，其具有耦接到所述位线的第一s/d端子、耦接到所述第一锁存器的所述输出节点的第二s/d端子、以及耦接到所述字线的栅极端子，第三晶体管，其具有耦接到反相位线的第一s/d端子、耦接到所述第二锁存器的所述输入节点的第二s/d端子、以及耦接到所述字线的栅极端子，以及第四晶体管，其具有耦接到所述反相位线的第一s/d端子、耦接到所述第二锁存器的所述输出节点的第二s/d端子、以及耦接到所述字线的栅极端子，其中，所述r/w电路被配置为同时向所述第一锁存器和所述第二锁存器写入相同的位。

4、本公开的附加实施例提供了一种用于操作随机存取存储器(ram)位基元的方法，所述方法包括：向第一锁存器的输入节点发送第一写入信号；以及与所述第一写入信号同时地向第二锁存器的输入节点发送第二写入信号；其中，所述第一锁存器的输出节点耦接到所述第二锁存器的所述输入节点，并且所述第二锁存器的输出节点耦接到所述第一锁存器的输入节点，使得发送所述第一写入信号和所述第二写入信号导致所述第一锁存器和所述第二锁存器同时记录相同的位。

技术特征：

1.一种电路结构，包括：

2.根据权利要求1所述的电路结构，其中，所述第一锁存器的所述输出节点耦接到所述第二锁存器的所述输入节点并且所述第二锁存器的所述输出节点耦接到所述第一锁存器的所述输入节点防止所述第一锁存器存储与所述第二锁存器不同的位。

3.根据权利要求1所述的电路结构，其中，所述第一锁存器的所述输出节点耦接到所述第二锁存器的所述输入节点导致所述第一锁存器响应于所述第二锁存器存储与所述第一锁存器不同的位而使存储在所述第二锁存器中的位反转。

4.根据权利要求1所述的电路结构，其中，所述第二锁存器的所述输出节点耦接到所述第一锁存器的所述输入节点导致所述第二锁存器响应于所述第一锁存器存储与所述第二锁存器不同的位而使存储在所述第一锁存器中的位反转。

5.根据权利要求1所述的电路结构，其中，所述r/w电路、所述第一锁存器和所述第二锁存器限定静态随机存取存储器sram位基元的部分。

6.根据权利要求1所述的电路结构，其中，所述r/w电路被配置为同时向所述第一锁存器和所述第二锁存器写入相同的位。

7.根据权利要求1所述的电路结构，其中，所述第一锁存器和所述第二锁存器各自耦接到具有至多约0.55伏v电压的电压源，并且其中，从所述第一锁存器或所述第二锁存器的电流泄漏至多约1.32纳安na。

8.一种电路结构，包括：

9.根据权利要求8所述的电路结构，其中，所述第一锁存器的所述输出节点耦接到所述第二锁存器的所述输入节点并且所述第二锁存器的所述输出节点耦接到所述第一锁存器的所述输入节点防止所述第一锁存器存储与所述第二锁存器不同的位。

10.根据权利要求8所述的电路结构，其中，所述第一锁存器的所述输出节点耦接到所述第二锁存器的所述输入节点导致所述第一锁存器响应于所述第二锁存器存储与所述第一锁存器不同的位而使存储在所述第二锁存器中的位反转。

11.根据权利要求8所述的电路结构，其中，所述第二锁存器的所述输出节点耦接到所述第一锁存器的所述输入节点导致所述第二锁存器响应于所述第一锁存器存储与所述第二锁存器不同的位而使存储在所述第一锁存器中的位反转。

12.根据权利要求8所述的电路结构，其中，所述r/w电路、所述第一锁存器和所述第二锁存器限定静态随机存取存储器sram位基元的部分。

13.根据权利要求8所述的电路结构，其中，从所述第一锁存器或所述第二锁存器的电流泄漏至多约1.32纳安na。

14.根据权利要求8所述的电路结构，其中，所述第一锁存器和所述第二锁存器各自耦接到具有至多约0.55伏v电压的电压源。

15.一种用于操作随机存取存储器ram位基元的方法，所述方法包括：

16.根据权利要求15所述的方法，还包括：响应于所述第二锁存器具有与所述第一锁存器不同的位而使存储在所述第二锁存器中的位反转。

17.根据权利要求15所述的方法，还包括：响应于所述第二锁存器具有与所述第二锁存器不同的位而使存储在所述第一锁存器中的位反转。

18.根据权利要求15所述的方法，还包括：向耦接到所述第一锁存器和所述第二锁存器的读取/写入r/w电路发送字线电压，以使得能够发送所述第一写入信号和所述第二写入信号。

19.根据权利要求15所述的方法，其中，所述第一写入信号被从位线发送，并且其中，所述第二写入信号被从反相位线发送。

20.根据权利要求15所述的方法，还包括：在发送所述第一写入信号和所述第二写入信号的同时，向所述第一锁存器和所述二锁存器施加至多约0.55伏v的电源电压。

技术总结本公开涉及用于抗辐射存储器基元的电路结构和相关方法。本公开的实施例提供了一种电路结构和相关方法，以提供抗辐射存储器基元。电路结构可以包括具有输入节点和输出节点的第一锁存器。第二锁存器具有输入节点和输出节点，其中，第二锁存器的输出节点耦接到第一锁存器的输入节点，并且第二锁存器的输入节点耦接到第一锁存器的输出节点。读取/写入(R/W)电路包括将字线、位线和反相位线耦接到至少两个输出的多个晶体管。至少两个输出中的一个输出耦接到第一锁存器的输入节点，而这些输出中的另一个输出耦接到第二锁存器的输入节点。技术研发人员：V·拉杰,S·G·达恩,M·拉希德受保护的技术使用者：格芯（美国）集成电路科技有限公司技术研发日：技术公布日：2024/1/15