SRAM设备及其3D半导体集成电路的制作方法

本公开涉及存储器设备和包括其的三维(3d)半导体集成电路。

背景技术：

1、由于对高集成的需求和半导体工艺的进步，随着集成部件的尺寸减小，半导体芯片集成密度增加。例如，包括在集成电路中的布线线路的宽度、间隔和/或高度可能减小，导致布线线路的寄生元件增加。此外，为了降低功耗、提高操作速度等，集成电路的供电电压可能减小，因此，布线线路的寄生元件对集成电路的影响或作用可能更为显著。

2、例如，静态随机存取存储器(sram)可以用于集成电路中。随着产品的多样化，对于半导体集成电路特别是包括sram的半导体集成电路，平衡功耗与操作速度较为重要。尽管存在寄生元件，但是包括sram的半导体集成电路可能需要根据各种应用的要求稳定地提供高性能。

技术实现思路

1、一个或更多个实施例提供了一种三维(3d)半导体集成电路，其中贯通硅通路(tsv)被包括在比特单元阵列中。

2、一个或更多个实施例提供了一种3d半导体集成电路，其中通过tsv稳定地供电。

3、本公开的方面不限于在此阐述的那些。通过参照下面给出的本公开的详细描述，本公开的上述和其它方面对于本公开所属领域的普通技术人员将变得更加明显。

4、根据示例实施例，一种3d半导体集成电路包括：第一管芯，包括配置为供应电源电压的电路；第二管芯，包括静态随机存取存储器(sram)设备，sram设备包括贯通硅通路(tsv)束区；第三管芯，包括处理器；以及多个tsv，每个tsv提供在tsv束区上并从tsv束区延伸到第三管芯。sram设备包括：包括多个存储体的存储体阵列，每个存储体包括多个子比特单元阵列和在所述多个子比特单元阵列之间布置成十字(+)形的局部外围电路区；以及全局外围电路区，包括在第一方向上延伸的尾部外围电路区和在第二方向上延伸的头部外围电路区，尾部外围电路区和头部外围电路区布置成“t”形。

5、根据示例实施例的一方面，一种sram设备包括：包括多个存储体的存储体阵列，每个存储体包括多个子比特单元阵列和在所述多个子比特单元阵列之间布置成十字(+)形的局部外围电路区；全局外围电路，包括在所述多个存储体之间沿第一方向延伸的全局解码器电路、以及在存储体阵列的一侧沿第二方向延伸的全局输入/输出电路；多个贯通硅通路(tsv)，布置成一排；以及多条金属线，在第一方向上延伸以将全局输入/输出电路连接到局部外围电路区的局部输入/输出电路。所述多条金属线设置为在所述多个tsv当中的两个相邻tsv的后段(beol)禁止区之间跨越。

6、根据示例实施例，一种sram设备包括：包括多个存储体的存储体阵列，每个存储体包括多个子比特单元阵列和配置为访问所述多个子比特单元阵列的局部外围电路区；全局外围电路，包括在所述多个存储体之间沿第一方向延伸的全局解码器和在存储体阵列的一侧沿第二方向延伸的全局输入/输出电路；多个贯通硅通路(tsv)，提供在tsv束区中并配置为向另一管芯供应电源电压；多个后段(beol)禁止区，围绕tsv并面对存储体阵列的第一侧；以及多条金属线，在第一方向上延伸以将全局输入/输出电路电连接到局部外围电路区的局部输入/输出电路。金属线在相邻的beol禁止区之间跨越。

7、应注意，本公开的效果不限于上述那些，本公开的其它效果将从以下描述中明显。

技术特征：

1.一种三维(3d)半导体集成电路，包括：

2.根据权利要求1所述的3d半导体集成电路，其中tsv束区在存储体阵列的第一存储体行和第二存储体行之间在第二方向上延伸，以及

3.根据权利要求1所述的3d半导体集成电路，其中tsv束区包括：

4.根据权利要求1所述的3d半导体集成电路，其中tsv束区包括多个tsv束，以及

5.根据权利要求4所述的3d半导体集成电路，其中每个tsv束包括一个feol禁止区、与feol禁止区对应的一个beol禁止区、和tsv。

6.根据权利要求4所述的3d半导体集成电路，其中每个tsv束包括一个feol禁止区、与feol禁止区对应的一个beol禁止区、和多个tsv。

7.一种静态随机存取存储器(sram)设备，包括：

8.根据权利要求7所述的sram设备，其中所述多个tsv配置为将电源电压从sram设备下方的下管芯供应到sram设备上方的上管芯。

9.根据权利要求7所述的sram设备，其中tsv束区包括多个tsv束，以及

10.根据权利要求9所述的sram设备，其中每个tsv束包括一个前段(feol)禁止区、与feol禁止区对应的一个beol禁止区、和tsv。

11.根据权利要求9所述的sram设备，其中每个tsv束包括一个feol禁止区、与feol禁止区对应的一个beol禁止区、和多个tsv。

12.根据权利要求11所述的sram设备，其中每个tsv束包括在第一方向上延伸的feol禁止区和beol禁止区，以及

13.根据权利要求11所述的sram设备，其中每个tsv束包括在第二方向上延伸的feol禁止区和beol禁止区，所述多个tsv在第二方向上以预定间隔设置，预定间隔大于第二间距。

14.根据权利要求7所述的sram设备，其中存储体阵列包括第一存储体行和第二存储体行，

15.根据权利要求7所述的sram设备，其中tsv束区在存储体阵列的一侧在第二方向上延伸。

16.根据权利要求7所述的sram设备，其中存储体阵列包括第一存储体行和第二存储体行，以及

17.根据权利要求7所述的sram设备，其中存储体阵列包括第一存储体行和第二存储体行，以及

18.根据权利要求7所述的sram设备，其中存储体阵列包括第一存储体行和第二存储体行，以及

19.一种静态随机存取存储器(sram)设备，包括：

20.根据权利要求19所述的sram设备，其中tsv束区包括所述多个beol禁止区、与所述多个beol禁止区中的每个对应的一个前段(feol)禁止区、和所述多个tsv，以及

21.根据权利要求19所述的sram设备，其中tsv束区包括一个feol禁止区、与feol禁止区对应的一个beol禁止区、和tsv，以及

22.根据权利要求21所述的sram设备，其中相邻的tsv之间的间距小于通过将tsv的直径与从tsv到beol禁止区的边界的距离相加而获得的值。

技术总结提供了一种三维(3D)半导体集成电路和静态随机存取存储器(SRAM)设备。三维(3D)半导体集成电路包括：第一管芯，包括电源电路；第二管芯，包括具有贯通硅通路(TSV)束区的SRAM；第三管芯，包括处理器；以及TSV，每个TSV提供在TSV束区上并从TSV束区延伸到第三管芯。该SRAM设备包括：具有存储体的存储体阵列，每个存储体包括子比特单元阵列和在子比特单元阵列之间布置成十字(+)形的局部外围电路区；以及全局外围电路区，包括在第一方向上延伸的尾部外围电路区和在第二方向上延伸的头部外围电路区，尾部外围电路区和头部外围电路区布置成“T”形。技术研发人员：唐昊莹,金兑衡,文大英,白尚叶,徐东旭受保护的技术使用者：三星电子株式会社技术研发日：技术公布日：2024/1/15