用于NAND闪存存储器的放电电路的制作方法

本公开内容总体上涉及半导体，并且更特别地，涉及一种用于nand闪存存储器的放电电路。

背景技术：

1、随着存储器设备缩小到较小管芯大小以降低制造成本并且增加存储密度，平面存储器单元的缩放面临归因于工艺技术限制和可靠性问题的挑战。三维(3d)存储器架构可以解决平面存储器单元中的密度和性能限制。

2、在3d nand闪存存储器中，存储器阵列可以包括垂直布置在衬底上的多个存储器串，每个存储器串具有垂直堆叠的多个存储器单元。如此，可大幅增加每单位面积的存储密度。

3、虽然可以对共享存储器页中的字线的所有存储器单元执行编程和读取操作，但是通常对共享公共源极线的存储器块中的所有存储器单元执行擦除操作。在擦除操作期间，可以将擦除电压(约20v)施加到公共源极线或衬底中的n阱，而字线可以接地。存储器串中的沟道层的电位可以从底部到顶部逐渐升高。

4、随着垂直堆叠的存储器单元的数量的增加，擦除电压也可以施加到存储器串顶部的位线以提高擦除速度。此外，可以引入栅极引发漏极泄漏(gidl，gate-induced-drain-leakage)电流以辅助擦除操作，使得存储器串中的沟道层的电位可以快速达到擦除电压。在擦除操作之后，需要去除gidl电流，并且需要对公共源极线和位线的高电位进行放电。尽管可以通过连接在公共源极线与对应位线之间的放电晶体管来执行放电，但是放电操作的时序是至关重要的。

技术实现思路

1、本公开内容中描述了一种用于对nand闪存存储器放电的放电电路和方法的实施例。

2、本公开内容的一个方面提供了一种用于在擦除操作之后对存储器设备进行放电的放电电路。放电电路包括放电晶体管，放电晶体管连接存储器设备的位线和源极线。放电电路还包括源极线检测电路，源极线检测电路连接到源极线并且被配置为将源极线的电位与预定值进行比较。放电电路还包括栅极放电电路，栅极放电电路被配置为在放电晶体管与源极线之间维持恒定电压差，其中，施加到放电晶体管和源极线的恒定电压差导通放电晶体管。

3、在一些实施例中，放电晶体管是金属氧化物半导体场效应晶体管(mosfet，metal-oxide-semiconductor field-effect-transistor)。mosfet的栅极端子连接到栅极放电电路。mosfet的源极端子连接到源极线，并且mosfet的漏极端子连接到位线。

4、在一些实施例中，栅极放电电路包括串联连接的一组二极管。

5、在一些实施例中，栅极放电电路还包括与一组二极管串联连接的开关晶体管。

6、在一些实施例中，栅极放电电路还包括电压电平移位器，电压电平移位器被配置为提供开关电压以导通开关晶体管。

7、在一些实施例中，一组二极管包括被配置为有效二极管的mosfet，其中，mosfet的栅极端子连接到mosfet的漏极端子。在一些实施例中，mosfet是p沟道mosfet。

8、在一些实施例中，源极线检测电路包括运算放大器、电阻分压器和与电阻分压器并联连接的电容器。电容器和电阻分压器的第一端连接。电容器和电阻分压器的第二端接地。

9、在一些实施例中，源极线检测电路还包括将电容器和电阻分压器的第一端连接到电源的上拉晶体管。上拉晶体管由运算放大器的输出控制。

10、在一些实施例中，电阻分压器包括与第二电阻器串联连接的第一电阻器。第二电阻器具有可调节电阻。

11、在一些实施例中，运算放大器被配置为通过电容器和电阻分压器的第一端的电位来设置预定值。运算放大器的负输入端连接到参考电压，并且运算放大器的正输入端连接到电阻分压器的中间点。

12、在一些实施例中，运算放大器被配置为将源极线的电位与预定值进行比较。运算放大器的负输入端连接到源极线，并且运算放大器的正输入端连接到电容器和电阻分压器的第一端。

13、在一些实施例中，源极线接地。

14、在一些实施例中，放电电路还包括电流源，电流源被配置为调节流过源极线的放电电流。

15、本公开内容的另一方面提供了一种用于在擦除操作之后对存储器设备进行放电的方法。该方法包括将存储器设备的源极线接地；以及通过在放电晶体管的栅极端子与源极线之间维持恒定电压差来导通放电晶体管以将存储器设备的位线连接到源极线。该方法还包括将源极线的电位与第一预定值进行比较；以及当源极线的电位低于第一预定值时，使放电晶体管的栅极端子浮置。

16、在一些实施例中，该方法还包括将源极线的电位与第二预定值进行比较，其中，第二预定值小于第一预定值。

17、在一些实施例中，该方法还包括当源极线的电位低于第二预定值时，将放电晶体管的栅极端子接地。

18、在一些实施例中，该方法还包括通过电流源调节流过源极线的放电电流。

19、在一些实施例中，该方法还包括将第一预定值设置为小于放电晶体管的源极/漏极结击穿电压。

20、本公开内容的又一方面提供了一种具有存储器块和外围电路的存储器设备。存储器块包括连接到源极线和多条位线的多个存储器串。外围电路包括被配置为在擦除操作之后对存储器块进行放电的放电电路。放电电路包括多个放电晶体管。每个放电晶体管被配置为将源极线连接到对应位线。放电电路还包括源极线检测电路，源极线检测电路连接到源极线并且被配置为将源极线的电位与预定值进行比较。放电电路还包括栅极放电电路，栅极放电电路被配置为在多个放电晶体管的栅极端子与源极线之间维持恒定电压差。

21、本领域技术人员根据本公开内容的说明书、权利要求书和附图可以理解本公开内容的其他方面。

技术特征：

1.一种用于在擦除操作之后对存储器设备进行放电的放电电路，包括：

2.根据权利要求1所述的放电电路，其中，所述放电晶体管是金属氧化物半导体场效应晶体管(mosfet)，所述mosfet的栅极端子连接到所述栅极放电电路，所述mosfet的源极端子连接到所述源极线，并且所述mosfet的漏极端子连接到所述位线。

3.根据权利要求1所述的放电电路，其中，所述栅极放电电路包括串联连接的一组二极管。

4.根据权利要求3所述的放电电路，其中，所述一组二极管中的每一个二极管与开关并联连接，使得所述恒定电压差是可调节的。

5.根据权利要求3所述的放电电路，其中，所述栅极放电电路还包括与所述一组二极管串联连接的开关晶体管。

6.根据权利要求5所述的放电电路，其中，所述栅极放电电路还包括电压电平移位器，所述电压电平移位器被配置为提供开关电压以导通所述开关晶体管。

7.根据权利要求3所述的放电电路，其中，所述一组二极管包括被配置为有效二极管的mosfet，其中，所述mosfet的栅极端子连接到所述mosfet的漏极端子。

8.根据权利要求7所述的放电电路，其中，所述mosfet是p沟道mosfet。

9.根据权利要求1所述的放电电路，其中，所述源极线检测电路包括：

10.根据权利要求9所述的放电电路，其中，所述源极线检测电路还包括将所述电容器和所述电阻分压器的所述第一端连接到电源的上拉晶体管，其中，所述上拉晶体管由所述运算放大器的输出控制。

11.根据权利要求9所述的放电电路，其中，所述电阻分压器包括与第二电阻器串联连接的第一电阻器，所述第二电阻器包括可调节电阻。

12.根据权利要求9所述的放电电路，其中，所述运算放大器被配置为通过所述电容器和所述电阻分压器的所述第一端的电位来设置所述预定值，其中：

13.根据权利要求9所述的放电电路，其中，所述运算放大器被配置为将所述源极线的所述电位与所述预定值进行比较，其中：

14.根据权利要求1所述的放电电路，其中，所述源极线接地。

15.根据权利要求14所述的放电电路，还包括：

16.一种用于在擦除操作之后对存储器设备进行放电的方法，包括：

17.根据权利要求16所述的方法，还包括：

18.根据权利要求17所述的方法，还包括：

19.根据权利要求17所述的方法，其中，所述第一预定值在3v至5v之间的范围内。

20.根据权利要求17所述的方法，其中，所述第二预定值在0.5v至3v之间的范围内。

21.根据权利要求16所述的方法，还包括：

22.根据权利要求16所述的方法，还包括：

23.根据权利要求16所述的方法，其中，所述擦除操作由流过所述存储器设备的所述位线和所述源极线的栅极引发漏极泄漏(gidl)电流辅助。

24.一种存储器设备，包括：

25.根据权利要求24所述的存储器设备，其中，所述多个放电晶体管在所述擦除操作期间导通，使得所述多条位线连接到所述源极线。

26.根据权利要求25所述的存储器设备，其中，所述多条位线和所述源极线在所述擦除操作期间被施加有擦除电压。

27.根据权利要求26所述的存储器设备，其中，栅极引发漏极泄漏(gidl)电流流过所述多条位线中的每一条位线和所述源极线以辅助所述擦除操作。

28.一种存储器系统，包括：

技术总结本公开内容提供了一种用于在擦除操作之后对存储器设备进行放电的方法。该方法包括将存储器设备的源极线接地；以及通过在放电晶体管的栅极端子与源极线之间维持恒定电压差来导通放电晶体管以将存储器设备的位线连接到源极线。该方法还包括将源极线的电位与第一预定值进行比较；以及当源极线的电位低于第一预定值时，使放电晶体管的栅极端子浮置。技术研发人员：何伟伟,乔梁,雷明鲜受保护的技术使用者：长江存储科技有限责任公司技术研发日：技术公布日：2024/1/15