具有减少命中信号定时裕度的负载匹配信号的可搜索阵列电路及相关方法与流程

本公开的技术涉及存储器阵列，并且更具体地涉及内容可寻址随机存取存储器(cam-ram)阵列。

背景技术：

1、计算机和电子设备处理以二进制形式存储的信息。存在很多不同的技术用于存储二进制数据。在特定情况下技术被选择用于存储二进制数据取决于多种因素，包括二进制数据必须存储的时间量、存取二进制数据的频率、在没有电源的情况下是否必须保存数据、以及处理元件必须存取二进制数据的速度。二进制数据可以存储在集成电路(ic)上的存储器单元电路的阵列中。阵列包括高效地布置在半导体衬底上的存储器单元电路的行和列。如果期望的二进制数据在随机存取存储器(ram)中的存储位置是已知的，则处理器可以通过标识行和列来存取二进制信息。

2、在一些情况下，可以通过基于二进制数据本身的标识符(通常称为标签)来跟踪二进制数据的位置，而不是跟踪行和列信息。可以通过定位对应标识符来找到期望的二进制数据的位置。标识符可以由二进制数据的一些比特组成，或者二进制模式可以使用将二进制数据作为输入的算法来生成。标识符被存储在与二进制数据相对应的位置中，使得如果找到标识符，则可以确定二进制数据的位置。在穷举随机存取方法中，可以读出阵列中的每个标识符，并且将其与期望二进制数据的已知标识符进行比较。然而，这种方法所需要的时间将显著增加处理器存取期望二进制文件的时间。备选地，内容可寻址存储器(cam)具有将期望二进制数据的已知标识符与存储在阵列中的所有标识符进行比较的能力。当找到匹配标识符时，可以确定期望的二进制数据的位置。虽然这种方法比穷举方法更快，但希望最小化将已知标识符与阵列内的标识符(标签)进行比较所需要的时间，以进一步最小化cam阵列的数据存取时间。

技术实现思路

1、本文中公开的示例性方面包括具有减少命中信号定时裕度的负载匹配信号的可搜索阵列电路。内容可寻址存储器(cam)包括存储二进制标签比特的列和行中的比较存储器单元电路。由时钟信号触发，将比较标签与存储在cam阵列的每行中的二进制标签进行比较，以确定在哪行(如果有的话)中存储与比较标签相匹配的二进制标签。指示比较标签的比较比特的比较比特信号被提供给比较存储器单元电路的每列，以用于与存储在每行中的二进制标签的对应比特进行比较。命中信号(在本文中也称为行匹配信号)是基于每列中的比较来匹配行中的二进制标签的比较标签的指示。

2、在示例性方面中，cam阵列包括至少一个解码列，每个解码列对应于集合，其中每个集合包括比较存储器单元电路的至少一行。每个解码列接收用于寻址对应集合的集合时钟信号，并且在对应集合的每行中生成集合匹配信号。列比较电路在每列中生成指示比较标记的比特的比较真值数据和比较补码数据。行匹配电路响应于集合匹配信号而针对每行生成行匹配信号，该行匹配信号指示比较标签与存储在行中的二进制标签相匹配。在一个示例中，每行可以包括行匹配线，并且行匹配电路可以响应于指示比较标签与行中的二进制标签相匹配的行匹配线来针对该行生成行匹配信号。因此，行匹配信号是响应于由时钟信号触发的集合时钟信号和行匹配线而生成的。集合时钟信号的激活定时和行匹配线上的比较标签匹配的指示的差取决于传播延迟的差，传播延迟受到相应电路中的制造工艺变化和相应电路上的负载数目的影响。在示例性方面，用于在解码列中生成集合时钟信号并且在其上加载的电路对应于在cam阵列的每列中生成行匹配信号的电路。这种对应关系减少了匹配指示的定时裕度，并且从而减少了cam阵列的存取时间。

3、在示例性方面，公开了一种比较存储器单元电路的阵列。比较存储器单元电路的阵列包括至少一个集合，每个集合包括比较存储器单元电路的多个行中的至少一行，并且多个行中的每行被配置为存储二进制标签。比较存储器单元电路的阵列包括比较存储器单元电路的多个列，多个列中的每列包括多个行中的每行中的比较存储器单元电路。比较存储器单元电路的阵列包括至少一个解码列，至少一个解码列中的每个解码列对应于至少一个集合中的集合，至少一个解码列被配置为接收对应集合的集合时钟信号并且在对应集合的每行中的集合匹配线上生成集合匹配信号。比较存储器单元电路的阵列包括动态比较器电路，该动态比较器电路包括集合时钟电路、列比较电路和行匹配电路。集合时钟电路被配置为向至少一个解码列中的每个解码列生成集合时钟信号以用于寻址对应集合。列比较电路被配置为为多个列中的每列生成指示比较标签的比较真值比特的比较真值数据。行匹配电路被配置为响应于在行中生成的集合匹配信号而为多个行中的每行生成指示比较标签与存储在行中的二进制标签相匹配的行匹配信号。

4、在其他示例性方面中，公开了一种包括比较存储器单元电路的阵列的集成电路。比较存储器单元电路的阵列包括至少一个集合，每个集合包括比较存储器单元电路的多个行中的至少一行，并且多个行中的每行被配置为存储二进制标签。比较存储器单元电路的阵列包括比较存储器单元电路的多个列，多个列中的每列包括多个行中的每行中的比较存储器单元电路。比较存储器单元电路的阵列包括至少一个解码列，至少一个解码列中的每个解码列对应于至少一个集合中的集合，至少一个解码列被配置为接收对应集合的集合时钟信号并且在对应集合的每行中的集合匹配线上生成集合匹配信号。比较存储器单元电路的阵列包括动态比较器电路，该动态比较器电路包括集合时钟电路、列比较电路和行匹配电路。集合时钟电路被配置为向至少一个解码列中的每个解码列生成集合时钟信号以用于寻址对应集合。列比较电路被配置为为多个列中的每列生成指示比较标签的比较真值比特的比较真值数据。行匹配电路被配置为响应于在行中生成的集合匹配信号而为多个行中的每行生成指示比较标签与存储在列中的二进制标签匹配的行匹配信号。

技术特征：

1.一种比较存储器单元电路的阵列，包括：

2.根据权利要求1所述的比较存储器单元电路的阵列，所述多个行中的每行还包括行匹配线，其中所述行匹配电路还被配置为响应于所述行匹配线指示所述比较标签与存储在所述行中的所述二进制标签相匹配而针对所述行生成所述行匹配信号。

3.根据权利要求2所述的比较存储器单元电路的阵列，其中每个比较存储器单元电路被配置为存储与所述二进制标签的比较真值比特相对应的存储的真值数据和与所述存储的真值数据互补的存储的补码数据。

4.根据权利要求3所述的比较存储器单元电路的阵列，每个比较存储器单元电路还包括真值比较电路，所述真值比较电路耦合到：

5.根据权利要求4所述的比较存储器单元电路的阵列，其中：

6.根据权利要求4所述的比较存储器单元电路的阵列，所述真值比较电路还包括由存储在所述比较存储器单元电路中的存储的真值数据控制的第一晶体管、和由针对包括所述比较存储器单元电路的所述列的所述比较补码数据控制的第二晶体管。

7.根据权利要求5所述的比较存储器单元电路的阵列，所述补码下拉电路还包括由存储在所述比较存储器单元电路中的存储的补码数据控制的第三晶体管和由针对包括所述比较存储器单元电路的所述列的所述比较真值数据控制的第四晶体管。

8.根据权利要求1所述的比较存储器单元电路的阵列，所述集合时钟电路还被配置为：响应于时钟信号和与所述集合相对应的集合地址信号而向所述至少一个解码列中的每个解码列生成所述集合时钟信号。

9.根据权利要求8所述的比较存储器单元电路的阵列，所述列比较电路还被配置为：响应于所述时钟信号而基于所述二进制标签的所述比较真值比特来为所述多个列中的每列生成所述比较真值数据。

10.根据权利要求1所述的比较存储器单元电路的阵列，其中：

11.根据权利要求10所述的比较存储器单元电路的阵列，其中：

12.根据权利要求11所述的比较存储器单元电路的阵列，其中：

13.根据权利要求11所述的比较存储器单元电路的阵列，其中：

14.根据权利要求3所述的比较存储器单元电路的阵列，其中所述比较存储器单元电路中的每个比较存储器单元电路包括静态随机存取存储器(sram)单元电路。

15.一种集成电路，包括比较存储器单元电路的阵列，所述比较存储器单元电路的阵列包括：

技术总结一种比较存储器单元电路的CAM阵列包括与每个集合相对应的解码列，并且每个集合包括比较存储器单元电路的至少一行。每个解码列接收寻址对应集合的集合时钟信号，并且在对应集合的每行中生成集合匹配信号。列比较电路生成指示比较标签的位的比较数据。行匹配电路响应于集合匹配信号而为每行生成指示比较标签与存储在行中的二进制标签相匹配的行匹配信号。用于生成集合时钟信号的解码列中的电路和负载对应于在CAM阵列的每列中生成行匹配信号的电路，以减少匹配指示的定时裕度并且减少CAM阵列的存取时间。技术研发人员：S·P·R·比吉维穆拉,R·库马尔受保护的技术使用者：微软技术许可有限责任公司技术研发日：技术公布日：2024/1/15