存储器的制作方法

本发明实施例涉及半导体，特别涉及一种存储器。

背景技术：

1、动态随机存取存储器(dynamic random access memory，dram)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

2、对于dram来说，在数据存储的过程中数据常常会出现错误，因此需要ecc(errorchecking and correcting，错误检测和纠正)技术来保证数据存储的正确性，通常是利用在一定长度的有效数据位的基础上增加校验位来检测和纠正出错的数据。

3、然而，目前的ecc技术仍存在不足。

技术实现思路

1、本发明实施例解决的技术问题为提供一种存储器，解决存储器检错纠错能力不足的问题。

2、为解决上述问题，本发明实施例提供一种存储器，包括：存储块，所述存储块包括u存储子块和v存储子块，第一检错纠错单元，与所述u存储子块、所述v存储子块均连接，用于对所述u存储子块和所述v存储子块的输出数据进行检错纠错；第二检错纠错单元，与所述u存储子块、所述v存储子块均连接，用于对所述u存储子块和所述v存储子块的所述输出数据进行检错纠错。

3、另外，所述第一检错纠错单元的输入位数与所述第二检错纠错单元的输入位数相同。

4、另外，所述第一检错纠错单元的内部检错算法与所述第二检错纠错单元的内部检错算法相同。

5、另外，所述u存储子块的存储容量与所述v存储子块的存储容量相同。

6、另外，所述u存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线o连接所述第一检错纠错单元，编号为偶数的块数据总线e连接所述第二检错纠错单元。

7、另外，所述u存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线o连接所述第二检错纠错单元，编号为偶数的块数据总线e连接所述第一检错纠错单元。

8、另外，所述v存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线o连接所述第一检错纠错单元，编号为偶数的块数据总线e连接所述第二检错纠错单元。

9、另外，所述v存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线o连接所述第二检错纠错单元，编号为偶数的块数据总线e连接所述第一检错纠错单元。

10、另外，所述v存储子块和所述u存储子块均包括本地转换电路和偶数条本地数据总线，所述本地数据总线分为本地数据总线o和本地数据总线e，所述本地数据总线o通过所述本地转换电路连接所述块数据总线o，所述本地数据总线e通过所述本地转换电路连接所述块数据总线e。

11、另外，每条所述本地数据总线通过选通开关与偶数个灵敏放大器连接，所述灵敏放大器与所述存储器中的位线一一对应设置。

12、另外，相邻两条所述位线上的所述输出数据经所述灵敏放大器和所述选通开关分别进入所述本地数据总线o和所述本地数据总线e。

13、另外，所述块数据总线为2*4*(16*n)条，所述本地数据总线为2*4*m*(16*n)条；所述块数据总线o为4*(16*n)条，所述块数据总线e为4*(16*n)条；所述本地数据总线o为4*m*(16*n)条，所述本地数据总线e为4*m*(16*n)条；1条所述块数据总线o与m条所述本地数据总线o相对应，1条所述块数据总线e与m条所述本地数据总线e相对应；所述本地数据总线以相邻的4条为一组被划分为m*(16*n)组的所述本地数据总线o和m*(16*n)组的所述本地数据总线e。

14、与现有技术相比，本发明实施例提供的技术方案具有以下优点：

15、本发明实施例提供一种结构性能优越的存储器，包括第一检错纠错单元以及第二检错纠错单元，第一检错纠错单元与u存储子块以及v存储子块均连接，用于对u存储子块和v存储子块的输出数据进行检错纠错，第二检错纠错单元与u存储子块以及v存储子块均连接，用于对u存储子块和v存储子块的输出数据进行检错纠错。由于u存储子块的输出数据部分输入至第一检错纠错单元进行检错纠错，其余输出数据输入至第二检错纠错单元进行检错纠错，使得u存储子块的输出数据中同时出现一个以上错误时，不同的错误能够被第一检错纠错单元或者第二检错纠错单元进行纠正，从而使得存储器能够对一个以上的错误进行纠正，提高存储器的检错纠错能力。同样的，v存储子块的输出数据中同时出现一个以上错误时，不同的错误能够被第一检错纠错单元或者第二检错纠错单元进行纠正，从而使得存储器能够对一个以上的错误进行纠正，提高存储器的检错纠错能力。

16、另外，相邻两条位线上的输出数据经灵敏放大器和选通开关分别进入本地数据总线o和本地数据总线e，使得物理上相邻的本地数据总线对应的数据分别进入第一检错纠错单元和第二检错纠错单元，因此处理相邻位置的位线对应的数据同时出错时，该错误也能够被纠正，进一步提高存储器的检错纠错能力。

17、另外，所述u存储子块的输出数据包括高比特位数据和低比特位数据；所述v存储子块的输出数据包括高比特位数据和低比特位数据。如此，在单次访问存储器时，仅访问u存储子块中的部分存储阵列以及v存储子块中的部分存储阵列，有利于降低存储器的功耗。

技术特征：

1.一种存储器，其特征在于，包括：

2.如权利要求1所述的存储器，其特征在于，相邻所述位线上的数据经由所述灵敏放大器和所述列选择信号单元分别进入所述本地数据总线o和所述本地数据总线e。

3.如权利要求2所述的存储器，其特征在于，所述列选择信号单元位于所述存储阵列的相对两侧，所述本地数据总线o经所述存储阵列一侧的所述列选择信号单元与一所述位线电连接，所述本地数据总线e经所述存储阵列另一侧的所述列选择信号单元与另一所述位线电连接。

4.如权利要求1所述的存储器，其特征在于，所述存储器还包括：

5.如权利要求4所述的存储器，其特征在于，所述存储器还包括本地转换电路；所述本地数据总线e通过所述本地转换电路电连接所述块数据总线e；所述本地数据总线o通过所述本地转换电路电连接所述块数据总线o。

6.如权利要求1所述的存储器，其特征在于，物理上相邻的所述本地数据总线对应的数据分别进入所述第一检错纠错单元和所述第二检错纠错单元。

7.如权利要求1所述的存储器，其特征在于，所述列选择信号单元包括选通开关，列选择信号控制所述选通开关的导通或关断；其中，当所述选通开关导通时，与所述位线相对应的所述灵敏放大器与所述本地数据总线交互数据；当所述选通开关关断时，与所述位线相对应的所述灵敏放大器与所述本地数据总线不再交互数据。

8.如权利要求7所述的存储器，其特征在于，所述存储器还包括：

9.如权利要求1所述的存储器，其特征在于，所述存储器包括u存储子块和v存储子块；其中，所述u存储子块以及所述v存储子块均包括所述存储阵列、所述列选择信号单元以及所述本地数据总线。

10.如权利要求9所述的存储器，其特征在于，所述u存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的所述块数据总线为块数据总线o，编号为偶数的所述块数据总线为块数据总线e；所述块数据总线o连接所述第一检错纠错单元和所述第二检错纠错单元中的一者，所述块数据总线e连接所述第二检错纠错单元和所述第二检错纠错单元中的另一者。

11.如权利要求9所述的存储器，其特征在于，所述v存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的所述块数据总线为块数据总线o，编号为偶数的所述块数据总线为块数据总线e；所述块数据总线o连接所述第一检错纠错单元和所述第二检错纠错单元中的一者，所述块数据总线e连接所述第二检错纠错单元和所述第二检错纠错单元中的另一者。

12.如权利要求10或11所述的存储器，其特征在于，所述v存储子块和所述u存储子块均包括本地转换电路和偶数条所述本地数据总线，所述本地数据总线分为所述本地数据总线o和所述本地数据总线e，所述本地数据总线o通过所述本地转换电路连接所述块数据总线o，所述本地数据总线e通过所述本地转换电路连接所述块数据总线e。

13.如权利要求10或11所述的存储器，其特征在于，所述块数据总线为2*4*(16*n)条，所述本地数据总线为2*4*m*(16*n)条；所述块数据总线o为4*(16*n)条，所述块数据总线e为4*(16*n)条；所述本地数据总线o为4*m*(16*n)条，所述本地数据总线e为4*m*(16*n)条；1条所述块数据总线o与m条所述本地数据总线o相对应，1条所述块数据总线e与m条所述本地数据总线e相对应；所述本地数据总线以相邻的4条为一组被划分为m*(16*n)组的所述本地数据总线o和m*(16*n)组的所述本地数据总线e。

14.如权利要求9所述的存储器，其特征在于，所述u存储子块的输出数据包括高比特位数据和低比特位数据；所述v存储子块的输出数据包括高比特位数据和低比特位数据。

15.如权利要求9所述的存储器，其特征在于，所述u存储子块的存储容量与所述v存储子块的存储容量相同。

16.如权利要求1所述的存储器，其特征在于，每条所述本地数据总线通过选通开关与偶数个所述灵敏放大器连接，所述灵敏放大器与所述存储器中的位线一一对应设置。

17.如权利要求16所述的存储器，其特征在于，相邻两条所述位线上的输出数据经所述灵敏放大器和所述选通开关分别进入所述本地数据总线o和所述本地数据总线e。

18.如权利要求1所述的存储器，其特征在于，至少部分所述存储单元包括电容和晶体管，所述晶体管具有与所述电容电连接的有源区；与相邻所述位线连接的两个所述存储单元中的电容分别位于同一字线的相对两侧，其中，分别位于同一所述字线的相对两侧的两个所述存储单元中的所述电容所对应的所述有源区相邻。

19.如权利要求1所述的存储器，其特征在于，所述第一检错纠错单元的输入位数与所述第二检错纠错单元的输入位数相同。

20.如权利要求1所述的存储器，其特征在于，所述第一检错纠错单元的内部检错算法与所述第二检错纠错单元的内部检错算法相同。

技术总结本发明实施例提供一种存储器，包括存储块，所述存储块包括U存储子块和V存储子块，其特征在于，包括：第一检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的输出数据进行检错纠错；第二检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的所述输出数据进行检错纠错。本发明实施例改善了存储器的检错纠错能力。技术研发人员：尚为兵,李红文,张良,冀康灵,池性洙,吴道训,汪瑛受保护的技术使用者：长鑫存储技术有限公司技术研发日：技术公布日：2024/1/16