解码方法、存储器存储装置及存储器控制电路单元与流程

本发明涉及一种解码技术，尤其涉及一种解码方法、存储器存储装置及存储器控制电路单元。背景技术：：：1、移动电话与笔记本计算机等可携式电子装置在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式电子装置中。2、部分类型的存储器存储装置支援针对单一数据帧的单帧解码与针对多个数据帧的多帧解码。例如，在一般情况下，可通过单帧解码来更正单一数据帧中的错误。在某一数据帧中的错误比特较多使得单帧解码失败时，则可进一步通过多帧解码来搭配同一个编码群组中的其他的数据帧对目标数据帧中的错误进行更正。但是，一旦同一个编码群组中无法通过单帧解码来更正的数据帧过多，则针对该编码群组的多帧解码也无法保证可完全更正目标数据帧中的错误，从而导致解码效率降低。技术实现思路1、本发明提供一种解码方法、存储器存储装置及存储器控制电路单元，可提升解码效率。2、本发明的范例实施例提供一种解码方法，其用于可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体单元。所述解码方法包括：发送读取指令序列，其中所述读取指令序列指示读取所述多个实体单元中的第一实体单元，且所述第一实体单元属于一实体单元群组；对从所述第一实体单元读取的第一数据帧执行第一单帧解码；在所述第一单帧解码失败且预设条件未被满足的情况下，获得对应于所述实体单元群组的第一错误评估信息，其中所述预设条件用以触发对所述实体单元群组的多帧解码，且所述第一错误评估信息与所述实体单元群组的比特错误率有关；以及根据所述第一错误评估信息对所述第一数据帧执行第二单帧解码。3、在本发明的范例实施例中，所述的解码方法还包括：响应于所述第二单帧解码失败，根据所述第一错误评估信息对从所述多个实体单元中的第二实体单元读取的第二数据帧执行第三单帧解码，其中所述第二实体单元属于所述实体单元群组；响应于所述第三单帧解码成功，根据所述第三单帧解码的解码结果更新所述第一错误评估信息；以及根据更新后的所述第一错误评估信息，对所述第一数据帧执行第四单帧解码。4、在本发明的范例实施例中，所述读取指令序列非指示读取所述第二实体单元。5、在本发明的范例实施例中，所述的解码方法还包括：获得对应于所述实体单元群组中的至少一候选实体单元的第二错误评估信息，其中所述至少一候选实体单元不包括所述第一实体单元；以及根据所述第二错误评估信息从所述至少一候选实体单元中决定所述第二实体单元。6、在本发明的范例实施例中，所述的解码方法还包括：响应于所述第二单帧解码成功，根据所述第二单帧解码的解码结果更新所述第一错误评估信息；以及根据更新后的所述第一错误评估信息，对从所述多个实体单元中的第三实体单元读取的第三数据帧执行第五单帧解码，其中所述第三实体单元属于所述实体单元群组。7、在本发明的范例实施例中，所述读取指令序列非指示读取所述第三实体单元。8、在本发明的范例实施例中，所述的解码方法更包括：响应于所述第五单帧解码成功，将更正后的所述第三数据帧存储至所述多个实体单元中的第四实体单元；将所述第四实体单元加入至所述实体单元群组中；以及将所述第三实体单元从所述实体单元群组移除。9、在本发明的范例实施例中，所述的解码方法还包括：响应于从所述实体单元群组中的任一实体单元读取的数据帧被成功解码，更新一计数值；响应于所述计数值达到临界值，判定所述预设条件被满足；以及响应于所述预设条件被满足，执行所述多帧解码。10、本发明的范例实施例另提出一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以：发送读取指令序列，其中所述读取指令序列指示读取所述多个实体单元中的第一实体单元，且所述第一实体单元属于一实体单元群组；对从所述第一实体单元读取的第一数据帧执行第一单帧解码；在所述第一单帧解码失败且预设条件未被满足的情况下，获得对应于所述实体单元群组的第一错误评估信息，其中所述预设条件用以触发对所述实体单元群组的多帧解码，且所述第一错误评估信息与所述实体单元群组的比特错误率有关；以及根据所述第一错误评估信息对所述第一数据帧执行第二单帧解码。11、在本发明的范例实施例中，所述存储器控制电路单元更用以：响应于所述第二单帧解码失败，根据所述第一错误评估信息对从所述多个实体单元中的第二实体单元读取的第二数据帧执行第三单帧解码，其中所述第二实体单元属于所述实体单元群组；响应于所述第三单帧解码成功，根据所述第三单帧解码的解码结果更新所述第一错误评估信息；以及根据更新后的所述第一错误评估信息，对所述第一数据帧执行第四单帧解码。12、在本发明的范例实施例中，所述存储器控制电路单元更用以：获得对应于所述实体单元群组中的至少一候选实体单元的第二错误评估信息，其中所述至少一候选实体单元不包括所述第一实体单元；以及根据所述第二错误评估信息从所述至少一候选实体单元中决定所述第二实体单元。13、在本发明的范例实施例中，所述存储器控制电路单元更用以：响应于所述第二单帧解码成功，根据所述第二单帧解码的解码结果更新所述第一错误评估信息；以及根据更新后的所述第一错误评估信息，对从所述多个实体单元中的第三实体单元读取的第三数据帧执行第五单帧解码，其中所述第三实体单元属于所述实体单元群组。14、在本发明的范例实施例中，所述存储器控制电路单元更用以：响应于所述第五单帧解码成功，指示将更正后的所述第三数据帧存储至所述多个实体单元中的第四实体单元；将所述第四实体单元加入至所述实体单元群组中；以及将所述第三实体单元从所述实体单元群组移除。15、在本发明的范例实施例中，所述存储器控制电路单元更用以：响应于从所述实体单元群组中的任一实体单元读取的数据帧被成功解码，更新一计数值；以及响应于所述计数值达到临界值，判定所述预设条件被满足；以及响应于所述预设条件被满足，执行所述多帧解码。16、本发明的范例实施例另提供一种存储器控制电路单元，其用以控制可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元包括主机接口、存储器接口、解码电路及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口、所述存储器接口及所述解码电路。所述存储器管理电路用以发送读取指令序列，其中所述读取指令序列指示读取所述多个实体单元中的第一实体单元，且所述第一实体单元属于一实体单元群组。所述解码电路用以对从所述第一实体单元读取的第一数据帧执行第一单帧解码。所述存储器管理电路更用以在所述第一单帧解码失败且预设条件未被满足的情况下，获得对应于所述实体单元群组的第一错误评估信息，其中所述预设条件用以触发对所述实体单元群组的多帧解码，且所述第一错误评估信息与所述实体单元群组的比特错误率有关。所述解码电路更用以根据所述第一错误评估信息对所述第一数据帧执行第二单帧解码。17、在本发明的范例实施例中，所述解码电路更用以响应于所述第二单帧解码失败，根据所述第一错误评估信息对从所述多个实体单元中的第二实体单元读取的第二数据帧执行第三单帧解码，所述第二实体单元属于所述实体单元群组。所述存储器管理电路更用以响应于所述第三单帧解码成功，根据所述第三单帧解码的解码结果更新所述第一错误评估信息。所述解码电路更用以根据更新后的所述第一错误评估信息，对所述第一数据帧执行第四单帧解码。18、在本发明的范例实施例中，所述存储器管理电路更用以：获得对应于所述实体单元群组中的至少一候选实体单元的第二错误评估信息，其中所述至少一候选实体单元不包括所述第一实体单元；以及根据所述第二错误评估信息从所述至少一候选实体单元中决定所述第二实体单元。19、在本发明的范例实施例中，所述存储器管理电路更用以响应于所述第二单帧解码成功，根据所述第二单帧解码的解码结果更新所述第一错误评估信息。所述解码电路更用以根据更新后的所述第一错误评估信息，对从所述多个实体单元中的第三实体单元读取的第三数据帧执行第五单帧解码，其中所述第三实体单元属于所述实体单元群组。20、在本发明的范例实施例中，所述存储器管理电路更用以：响应于所述第五单帧解码成功，指示将更正后的所述第三数据帧存储至所述多个实体单元中的第四实体单元；将所述第四实体单元加入至所述实体单元群组中；以及将所述第三实体单元从所述实体单元群组移除。21、在本发明的范例实施例中，所述存储器管理电路更用以：响应于从所述实体单元群组中的任一实体单元读取的数据帧被成功解码，更新一计数值；以及响应于所述计数值达到临界值，判定所述预设条件被满足；以及响应于所述预设条件被满足，指示所述解码电路执行所述多帧解码。22、基于上述，在发送指示读取一实体单元群组中的第一实体单元的读取指令序列后，可对从第一实体单元读取的第一数据帧执行第一单帧解码。接着，在第一单帧解码失败且预设条件未被满足的情况下，对应于所述实体单元群组的第一错误评估信息可被获得。所述预设条件用以触发对所述实体单元群组的多帧解码，且所述第一错误评估信息与所述实体单元群组的比特错误率有关。然后，可根据第一错误评估信息对第一数据帧执行第二单帧解码。藉此，可有效提升解码效率。当前第1页12当前第1页12