内存阵列结构的制作方法

本技术实施例涉及一种内存技术，且特别是有关于一种内存阵列结构。

背景技术：

1、人工智能(artificial intelligence)及机器学习(machine learning)应用正在推动对于更佳的内存效能、内存容量及内存效率的需求，正同时在多个领域对内存系统的设计者提出挑战。尽管已藉由因摩尔定律(moore’s law)引起的硅改良(siliconimprovement)而推动了在效能及模型大小方面的部分改良，然而挑战在于摩尔定律正在放缓。此使得继续达成上述类型的效能提升变得更加困难。

技术实现思路

1、本实用新型实施例提出一种内存阵列结构，包括字阵列，对n比特字进行存储。字阵列包括：多个第一内存结构，其中所述多个第一内存结构中的每一第一内存结构包括第一晶体管及第一内存组件；以及多个第二内存结构，其中所述多个第二内存结构中的每一第二内存结构包括第二晶体管及多个第二内存组件，所述多个第二内存组件中的每一第二内存组件包括第一端及第二端，所述多个第二内存组件中的每一第二内存组件的所述第一端耦合至对应的比特线，且所述多个第二内存组件中的每一第二内存组件的所述第二端耦合至所述第二晶体管的第一端。

2、本实用新型实施例提出一种内存阵列结构，其包括字阵列。所述字阵列对n比特字进行存储，且包括：多个第一内存结构，其中所述多个第一内存结构中的每一第一内存结构包括第一晶体管及第一内存组件，所述第一晶体管耦合至第一选择线，且所述第一内存组件耦合至第一比特线；以及多个第二内存结构，其中所述多个第二内存结构中的每一第二内存结构包括第二晶体管及多个第二内存组件，所述多个第二内存组件中的每一第二内存组件耦合至对应的第二比特线，且所述第二晶体管耦合至第二选择线。

技术特征：

1.一种内存阵列结构，其特征在于，包括：

2.根据权利要求1所述的内存阵列结构，其中所述多个第一内存结构存储所述n比特字的多个最高有效比特，且所述多个第二内存结构存储所述n比特字的最低有效比特。

3.根据权利要求1所述的内存阵列结构，其中所述多个第一内存结构存储所述n比特字中的数个第一比特，所述多个第二内存结构存储所述n比特字中的数个第二比特，且所述数个第一比特的数目小于等于所述数个第二比特的数目。

4.根据权利要求1所述的内存阵列结构，其中所述多个第二内存组件包括三个第二内存组件，其中所述多个第二内存组件中的每一者包括忆阻器

5.根据权利要求1所述的内存阵列结构，其中所述多个第二内存结构中的每一第二内存结构更包括多个选择器，且所述多个选择器中的每一选择器耦合于所述多个第二内存组件中的对应的所述第二内存组件的所述第二端与所述第二晶体管的所述第一端之间，其中所述多个选择器中的每一选择器包括：

6.一种内存阵列结构，其特征在于，包括：

7.根据权利要求6所述的内存阵列结构，其中所述多个第一内存结构存储所述n比特字的多个最高有效比特，且所述多个第二内存结构存储所述n比特字的最低有效比特。

8.根据权利要求6所述的内存阵列结构，其中所述多个第一内存结构存储所述n比特字中数个第一比特，所述多个第二内存结构存储所述n比特字中的数个第二比特，且多个第一比特的数目小于多个第二比特的所述数目。

9.根据权利要求6所述的内存阵列结构，其中所述多个第二内存组件中的每一者包括忆阻器，

10.根据权利要求6所述的内存阵列结构，其中所述多个第二内存结构中的每一第二内存结构更包括多个选择器，所述多个选择器中的每一选择器耦合于所述多个第二内存组件中的对应的所述第二内存组件与所述第二晶体管之间。

技术总结本技术的一些态样中，公开了一种内存阵列结构。在一些实施例中，所述内存阵列结构包括字阵列。在一些实施例中，字阵列存储N比特字。在一些实施例中，字阵列包括多个第一内存结构以及多个第二内存结构。在一些实施例中，每一第一内存结构包括第一晶体管及第一内存组件。在一些实施例中，每一第二内存结构包括第二晶体管及多个第二内存组件，每一第二内存组件包括第一端及第二端，每一第二内存组件的第一端耦合至对应的比特线，且每一第二内存组件的第二端耦合至第二晶体管的第一端。技术研发人员：江宏礼,王哲夫,陈自强,张孟凡受保护的技术使用者：台湾积体电路制造股份有限公司技术研发日：20230614技术公布日：2024/1/15