用于交替子组中存储数据字的奇数和偶数数据比特以降低多比特错误率的存储器阵列及相关方法与流程

本公开的技术涉及用于存储数字数据的存储器系统，并且更具体地涉及存储器阵列电路，该存储器阵列电路被配置为支持减少多比特错误的实例的模式数据存储。

背景技术：

1、电子设备中使用的存储器阵列紧凑地存储可以由处理设备快速访问的大量数字数据。存储器阵列可以是存储数字数据比特的存储器位单元电路(“存储器位单元”)的二维(2d)阵列(即，按存储器行和存储器列安排)。例如，存储器阵列中的存储器位单元的存储器行可以存储整个数据字，其长度通常为64、128或256位。一直期望增加存储器阵列的面积密度。这一目标是通过技术改进来实现的，这些技术改进减少存储器位单元的面积以及存储器行中存储器位单元之间的距离。因此，可以受到入射高能粒子影响的给定区域包括越来越多的存储器位单元。某些高能粒子入射到存储器阵列，称为粒子撞击，会导致给定区域内存储器位单元的状态改变所存储的数据的状态(例如，从“0”到“1”，反之亦然)。如果存储同一数据字的数据比特的多个存储器位单元位于该区域内，则数据字的一个或多个数据比特可能会受到影响。因此，存储器阵列中的多比特错误的数目通常会随着存储器阵列中存储器位单元的密度的增加而增加。如果数据字受到纠错码(ecc)的保护，则单个位错误可以很容易地被检测和纠正。根据所采用的ecc方案，数据字的两个或多个数据比特中的错误也可以被检测。然而，纠正多比特错误可以增加ecc所需的电路数量并增加存储器访问时间。

2、列复用是一种用于减少存储器阵列100中多比特错误的实例的数据存储方案。图1图示了为说明列复用而提供的存储器阵列100。存储器阵列100包括第一存储器组102a和第二存储器组102b。第一存储器组102a中的第一存储器行104a(1)被示出为存储数据字a-d，并且第二存储器组102b中的第一存储器行104b(1)被示出为存储数据字e-h。数据字a-h中的每一个都有四个数据比特。数据比特a1-a4、b1-b4、c1-c4和d1-d4交错，使得数据字的位被存储在每四个存储位单元中。通过分布数据比特使得例如数据比特a1和a2相距更远并且它们的存储状态不太可能被高能粒子改变，存储器阵列100中的多比特错误被减少。数据比特a1-d1被存储在第一列复用器(mux)集合106a(1)中。数据比特a2-d2、a3-d3以及a4-d4被存储在第一存储器组102a中的列mux集合106a(2)-106a(4)中。例如，数据字a-d的第一位(即数据比特a1、b1、c1和d1)被存储在列mux集合106a(1)中的连续的存储器位单元电路110中。数据字e-h跨列mux集合106b(1)-106b(4)被存储在第二存储器组102b中。

3、例如，以存储数据比特c1的存储器位单元电路110为中心的粒子撞击可能导致数据比特c1的状态中的错误，并且还导致数据比特c1两侧的数据比特b1和d1的存储器状态中的错误。在这种情况下，粒子撞击将导致每个数据字b-d中的单个位错误，但不存在双位错误。交错列mux集合106a(1)-106a(4)中的每一个列mux集合中的四个数据字(例如，a1-d1)的对应数据比特被称为cm4，其保护存储器阵列100不受双位错误的影响，除非粒子撞击影响存储器行中的超过四(4)个连续的存储器位单元110的存储器状态，诸如存储器行104a(1)或104b(1)。

4、列mux集合106a(1)-106a(4)包括相应的mux112a(1)-112a(4)，并且列mux集合106b(1)-106b(4)包括相应的mux112b(1)-112b(4)。数据从第一存储器组102a被读出到数据输出114a(1)-114a(4)，该数据输出被耦合到mux112a(1)-112a(4)和112b(1)-112b(4)的输出。数据从第二存储器组102b读出到数据输出114b(1)-114b(4)，该数据输出被耦合到mux112b(1)-112b(4)的输出。读出数据字a，包括激活与第一存储器组102a中的第一存储器行104a(1)相对应的字线116a(1)。这导致全部存储器位单元110的值将在位线118a(1)-118a(16)上生成，这些值作为输入提供给mux112a(1)-112a(4)。响应于激活选择线120a以控制每个mux112a(1)-112a(4)来选择第一输入，数据比特a1-a4在数据输出114a(1)-114a(4)上被生成。选择线120a也可被用于选择数据字b-d中的一个。选择线120b被用于在数据输出114b(1)-114b(4)上生成数据字e-h之一。数据输出114a(1)-114a(4)和数据输出114b(1)-114b(4)被耦合到列电路122(1)-122(4)，列电路在第一存储器组102a和第二存储器组102b之间选择并生成存储器阵列输出124。

5、出于解释的目的，存储在存储器阵列100中的数据字的长度仅为4位。如上所述，如果粒子撞击仅影响存储器行中的4个或更少的数据比特，则具有四个列宽的列mux集合的存储器组可防止多比特错误。然而，四位宽的列mux集合中的存储器组的存储器行比数据字的长度长四倍。具有这样长的存储器行会显著改变存储器阵列的轮廓，这可能会对阵列特性产生负面影响，并增加将存储器阵列放置在芯片上的难度。随着存储器位单元几何形状的减少，更多的连续位可能会受到相同粒子撞击的影响。如图1所示，为了防止多比特错误，需要增加每个列mux集合中的列的数目，这会进一步加剧基于存储器阵列轮廓的问题。

技术实现思路

1、本文所公开的示例性方面包括用于将数据字的奇数和偶数数据比特存储在交替的子组中来降低多比特错误率的存储器阵列。还公开了减少列复用存储器阵列中的多比特错误的方法。在示例性方面，存储器阵列被配置为交替第一存储器组和第二存储器组的第一子组的奇数列中的第一多个数据字中的奇数位以及第一存储器组和第二存储器组的第二子组的偶数列中的第一多个数据字的偶数比特。以这种方式交替数据字的奇数/偶数比特减少了多比特软错误。存储器阵列的每个存储器组包括具有按列和存储器行所布置的存储器位单元的组阵列电路。组阵列电路的子组包括多个存储器行。在一个示例中，(n)个的数据字被存储在每个存储器行中。在该示例中，对应于n个数据字中的每个数据字中的相同比特位置的数据比特按列交错，以减少多比特软错误。例如，n个数据字中每一个数据字的最低比特被存储在组阵列电路的前n个连续列中，并且前n列被包括在列复用器(mux)集合中。n个数据字的其他比特位置中的每一比特位置中的数据比特被交错在n个连续列中，并且相同比特位置的n个连续列中的每一列都被耦合到相应的列mux集合。列mux集合可以包括用于在每个比特位置处选择n个数据比特中的一个数据比特的mux。通过这种方式，在所公开的存储器阵列中，第一数据字的数据比特在存储器行中间隔2xn个数据比特，而非在传统的列复用存储器阵列中间隔n个比特，从而实际上消除了多比特软错误。

2、在一些示例中，每个存储器组包括第一子组和第二子组，第一子组包括第一多个存储器行，第二子组包括第二多个存储器行。组阵列电路的每一列包括第一多个存储器行中的第一多个连续存储器位单元，并且第一多个连续存储器位单元被耦合到第一子组位线。在一些示例中，组阵列电路的每一列包括第二多个存储器行中的第二多个连续存储器位单元，并且第二多个连续存储器位单元被耦合到第二子组位线。第一子组位线和第二子组位线被耦合到相应的列mux集合的单独输入。以这种方式，多个负载被分配在第一子组位线和第二子组位线之间以改善阵列访问时间。

3、在一个示例性方面中，公开了一种包括第一存储器组和第二存储器组的存储器阵列电路。第一存储器组和第二存储器组中的每一个存储器组包括组阵列电路，该阵列电路包括按列和存储器行布置的存储器位单元电路。组阵列电路还包括至少一个子组，该子组包括多个存储器行。组阵列电路还包括多个列mux集合，每一个列mux集合包括列的一个或多个连续列，多个列mux集合还包括与偶数列mux集合交替布置的奇数列mux集合。在第一存储器组和第二存储器组中的第一选定组中的组阵列电路的至少一个子组中的第一子组的第一存储器行被配置为将至少第一数据字的奇数数据比特存储在第一选定组的奇数列mux集合中的每一个奇数列mux集合中的一个或多个连续列中的存储器位单元电路。第一存储器组和第二存储器组中的第二选定组中的组阵列电路中的至少一个子组中的第二子组的第一存储器行被配置为将至少第一数据字中的第一数据字的偶数数据比特存储在第二选定组中的偶数列mux集合中的每一个偶数列mux集合中的一个或多个连续列中的存储器位单元电路。

4、在另一个示例性方面中，公开了一种存储器阵列电路中的方法。该方法包括激活存储器阵列电路的第一存储器组和第二存储器组中的第一选定组的至少一个子组中的第一子组中的存储器位单元电路的第一存储器行中的第一字线，以将被存储在第一存储器行的第一数据比特生成在第一子组位线上，第一数据比特包括至少第一数据字的奇数数据比特。该方法还包括激活存储器阵列电路的第一存储器组和第二存储器组中的第二选定组的至少一个子组中的第二子组中的存储器位单元电路的第二存储器行中的第二字线，以将被存储在第二存储器行的第二数据比特生成在第二子组位线上，第二数据比特包括至少第一数据字的偶数数据比特。该方法还包括控制第一选择线以控制被耦合到第一子组位线的复用器，以将第一数据字的奇数数据比特生成在存储器阵列电路的第一奇数数据输出上，以及控制被耦合到第二子组位线的复用器，以将第一数据字的偶数数据比特生成在存储器阵列电路的第一偶数数据输出上。