设置闪存编程背景的方法与流程

本发明涉及一种半导体集成电路的制造方法，特别是涉及一种设置闪存编程背景的方法。

背景技术：

1、如图1所示，是现有闪存的存储单元101的电路结构示意图；如图2所示，是现有闪存的存储单元101的剖面结构示意图；现有闪存如闪存包括多个存储单元101，由多个所述存储单元101排列形成存储器的阵列结构。

2、各所述存储单元101都采用分离栅浮栅器件。

3、如图2所示，所述分离栅浮栅器件包括：对称的第一源漏区205a和第二源漏区206，位于所述第一源漏区205a和所述第二源漏区205b之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。

4、所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。

5、所述分离栅浮栅器件为n型器件，所述第一源漏区205a和所述第二源漏区205b都由n+区组成。

6、p型掺杂的沟道区位于所述第一源漏区205a和所述第二源漏区205b之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述第一源漏区205a和所述第二源漏区205b都形成于p型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205a和所述第二源漏区205b之间的所述p型半导体衬底201组成或者进一步在所述p型半导体衬底201上进行掺杂形成。

7、所述存储单元101的所述第一源漏区205a连接第一源漏电极，第一源漏电极会连接到位线bla。

8、所述存储单元101的所述第二源漏区205b连接到第二源漏电极，第二源漏电极会连接到位线blb。

9、各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。

10、各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。

11、所述控制栅105连接到对应的控制栅线，所述字线栅106连接到字线wl。图1中，所述存储单元101包括两个所述第一栅极结构，故所述控制栅线也包括两根，分别用cg0和cg1表示，第一栅极结构102a的所述控制栅105连接到控制栅线cg0，第一栅极结构102b的所述控制栅105连接到控制栅线cg1。

12、对所述存储单元101的操作包括：擦除(erase)、编程(program)和读(read)，

13、如图3所示，是现有闪存的阵列结构的示意图；所述阵列结构301中，同一行的各所述存储单元101的字线栅106都连接到同一行的字线wl。

14、同一行的各所述存储单元101的控制栅105都连接到同一行的控制栅线。

15、图3中，显示了多条行线，各行所述存储单元101会对应于一条字线wl，一条控制栅线cg0和一条控制栅线cg1，图3中wl/cg0/cg1b表示采用了同一条行线一起表示wl、cg0和cg1，实际上会分成3条线即wl、cg0和cg1。

16、同样，图3中显示了多条列线，各列所述存储单元101会连接到两条列线之间。图3中各条列线都为位线bl。

17、同一列的所述存储单元101的第一源漏区205a连接到同一列对应的位线bl。

18、同一列的所述存储单元101的第二源漏区205b连接到同一列对应的位线bl。

19、但是，实际上，根据存储单元101的操作位不同，对应的位线bl的功能也不同。存储单元101的操作包括读取、擦除和编程。在编程操作时，和编程电流idp相连的位线bl作为源线即sl，如对图1中的存储位‘a’进行编程时，位线blb作为sl。

20、在对闪存或操作时，往往需要设置编程背景，也即将需要进行测试的闪存的各存储位进行编程，由于这种编程形成的状态不是作为闪存的最终存储状态，而是作为一种后续测试的背景状态，故是一种编程背景状态。例如，通过编程背景设置后，闪存中各存储位都会存储一定量的存储电荷，后续进行擦除操作时，能使不同位置处的存储位的擦除深度都相同，这样就有利于获得准确的擦除结果或测试结果。

21、现有技术中，设置编程背景的操作方法完全和编程操作相同，以图1中的所述第一栅极结构102a中的所述浮栅104所对应的存储位‘a’为例，设置编程背景方法中所加电压为：

22、控制栅线cg0接8.5v的正高压；

23、字线wl接1.5v。

24、控制栅线cg1接6v。

25、位线bla接4.5v。

26、位线blb接编程电流idp。

27、cg1和wl的电压会使控制区域的沟道导通，位线blb所连接的电极相当于所述存储单元101的源极，故位线blb相当于源线sl；位线bla所连接的电极相当于所述存储单元101的漏极，沟道电流会从源极即位线blb侧通过cg1和wl所控制区域，到达cg0所控制区域的源极段，在cg0和bla的高压作用下，实现沟道热电子注入(che)编程或者源端注入(ssi)编程。

28、现有采用che或ssi的编程方法进行编程背景设置时，一次所能作用的存储单元的数量有限，且会有编程电流的消耗。如果需要对闪存进行测试时，现有设置编程背景的方法会耗费很多时间和能量。

技术实现思路

1、本发明是提供一种设置闪存编程背景的方法，能加快编程背景设置的速度，从而节省大量测试时间。

2、本发明提供的设置闪存编程背景的方法包括如下步骤：

3、步骤一、在闪存的阵列结构中选定操作区域，所述阵列结构由多个存储单元排列形成。

4、各所述存储单元都采用分离栅浮栅器件。

5、所述分离栅浮栅器件包括：对称设置的第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅。

6、沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段。

7、各所述第一栅极结构的所述浮栅作为一个存储位。

8、所述第二栅极结构由字线栅介质层和字线栅叠加而成。

9、所述阵列结构中，同一行的各所述存储单元的字线栅都连接到同一行的字线。

10、同一行的各所述存储单元的控制栅都连接到同一行的控制栅线。

11、同一列的所述存储单元的第一源漏区连接到同一列对应的位线。

12、同一列的所述存储单元的第二源漏区连接到同一列对应的位线。

13、步骤二、对所述选定操作区域中的各列所述位线都加0v电压，对各行所述控制栅线都加相同的第一电压，对各行所述字线都加相同的所述第二电压。

14、所述第一电压和第二电压的电压差使存储电荷从所述字线栅通过fn隧穿方式注入到所述浮栅，使所述选定操作区域中所有所述存储位都为编程背景状态。

15、进一步的改进是，所述选定操作区域为所述阵列结构的部分区域，通过改变所述选定操作区域并重复进行步骤二实现对整个所述阵列结构的编程背景设置；

16、或者，所述选定操作区域等于所述阵列结构的整个区域，通过一次步骤二实现对整个所述阵列结构的编程背景设置。

17、进一步的改进是，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。

18、进一步的改进是，所述分离栅浮栅器件为n型器件，所述第一源漏区和所述第二源漏区都由n+区组成。

19、所述沟道区为p型掺杂。

20、进一步的改进是，所述浮栅的组成材料包括多晶硅。

21、进一步的改进是，所述字线栅的组成材料包括多晶硅，所述控制栅的组成材料包括多晶硅。

22、进一步的改进是，所述第一电压为正压，所述第二电压为负压，fn注入到所述浮栅中的所述存储电荷为电子。

23、进一步的改进是，所述第一电压为9v以上，所述第二电压为-8v以下。

24、和现有技术中采用che或ssi注入实现编程背景设置不同，本发明通过改变控制栅和字线栅的电压设置，能实现fn注入编程，将fn注入编程的各存储位的状态设置为编程背景状态，fn注入所加的电压中，各行的控制栅线能加相同的第一电压，各行字线则能加相同的第二电压，各位线都加0v电压即可，所以本发明能一次同时对大块甚至整个陈列结构的各存储位进行编程背景设置，从而能大大加快编程背景设置的速度，编程背景设置通常在对闪存进行测试或操作之前，故能大大加快闪存的测试或操作速度。

25、另外，和che或ssi注入不同，fn注入并不需要是各存储单元的沟道导通，故本发明还能降低能耗。