闪存的接地端读取的电路结构的制作方法

本发明涉及一种半导体集成电路，特别是涉及一种闪存的接地端读取(groundsensing)的电路结构。

背景技术：

1、如图1所示，现有灵敏放大器电路读取闪存的存储单元的电路图；现有灵敏放大器电路包括：连接在位线节点a和数据线节点c之间的位线调整单元。

2、所述位线调整单元包括第一nmos管mn101。

3、所述第一nmos管mn101的漏极连接所述数据线节点c，所述第一nmos管mn101的源极连接所述位线节点a。

4、所述第一nmos管mn101的栅极和所述位线节点a之间具有反馈电路，所述反馈电路由反相器102组成。

5、反相器102的输入端连接所述位线节点a，所述反相器102的输出端作为反馈节点b连接到所述第一nmos管mn101的栅极。

6、所述反馈节点b的电压为所述位线节点a的反相信号。节点a的电压较小时，节点b的电压较大；节点a的电压较大时，节点b的电压较小。但是节点b的高低电平转换不是突变的，而是有一个翻转区域，翻转区域位于钳位电压vclamp附近。当节点a的电压大于电压vclamp时，节点b的电压会翻转到低电平；而节点a的电压小于vclamp时则节点b的电压会翻转到高电平。图1中，在预充电后，节点a的电压会钳位在钳位电压vclamp。所述第一nmos管mn101也称为钳位(clamp)晶体管(transistor)。

7、存储单元101位于闪存的存储阵列中，进行读取时，需要通过译码器105来选定所需要的读取的存储单元101即选定存储单元101。译码器105为列译码器，是从多个位线中选择和选定存储单元101的漏极相连的位线。图1中，译码器105采用nmos管mn102表示，译码信号ya会输入到译码器105的控制端。

8、在读取时，所述位线节点a连接到选定存储单元101，所述位线节点a的电压由所述存储单元101的存储状态确定。

9、在所述数据线节点c和电源电压vdd之间连接有电流源iref，所述电流源iref的电流作为和所述存储单元101的单元电流比较的参考电流；读取时，通过比较所述电流源iref的电流和所述单元电流在所述数据线节点c形成第一输出电压。

10、所述灵敏放大器电路还包括输出单元102；所述第一输出电压输入到所述输出单元102的输入端并在所述输出单元102的输出端输出第二输出电压sout。图1中，所述输出单元102包括比较器。

11、所述第一输出电压连接到所述比较器的第一输入端即+端。

12、所述比较器的第二输入端即-端连接参考电压vref。

13、所述比较器的输出端输出所述第二输出电压sout。

14、由图1所示，存储单元101的读取电流是从漏极取出，故为漏极端读取(drainsensing结构。由于存储单元101的漏极是连接到位线，在读取时译码器105会选中存储单元101的漏极所连接的位线，存储单元101的漏极电压vd即为位线电压vbl。存储单元101的源极接地。

15、这种漏极端读取方式的缺点时，存储单元101的读取电流除了受到存储状态的影响外，还会受到源漏电压vds的影响，vds即为vd和地电位的差值。但是，现有电路中，vds会有波动，例如，反相器102的电源电压的波动会影响所述位线节点a的电压，所述位线节点a的电压则又会影响到vd，最后会影响到vds。

16、当所述存储单元101的尺寸随着等比例缩小(scaling)而缩小时，vds对所述存储单元101的源漏电流也即读取电流的影响会变得越来越大，最后会使得读取速度和0/1窗口受到影响。0/1窗口是存储单元101的存储状态为1和为0时阈值电压的变化范围窗口，而阈值电压和读取电流相对应，故也对应于存储状态为1和为0对应的读取电流的变化范围，显然，现有电路中，vds会对读取电流产生影响，故会影响0/1窗口。

17、图1中，所述存储单元101采用双分离栅浮栅器件，包括两个存储位，需要读取的存储位的控制栅接地，字线连接字线读取电压vwlr，不需要读取的存储位的控制栅连接控制栅读取电压vcgr。

技术实现思路

1、本发明是提供一种闪存的接地端读取的电路结构，能对闪存的存储单元进行接地端读取，防止从闪存的存储单元的漏极端读取时漏极电压的变化对读取电流的影响，从而能消除闪存的存储单元的源漏电压对读取速度和0/1窗口的限制，从而能增加读取速度和0/1窗口。

2、本发明提供的闪存的接地端读取的电路结构包括：互为镜像的第一电流路径和第二电流路径。

3、闪存的选定存储单元位于所述第一电流路径上。

4、所述选定存储单元的漏极连接第一电压，所述第一电压为固定电压。

5、所述选定存储单元的源极连接到电流镜的输入侧电路且通过所述电流镜的输入侧电路的二极管连接的晶体管接地并在所述第一电流路径形成单元电流。

6、所述第二电流路径包括所述电流镜的镜像侧电路，所述电流镜的镜像侧电路形成单元镜像电流并在所述第二电流路径的输出端输出；所述单元镜像电流和所述单元电流成比例。

7、所述单元镜像电流和灵敏放大器连接。

8、进一步的改进是，所述选定存储单元的源极通过列译码电路连接所述电流镜的输入侧电路；所述列译码信号电路的控制端和列译码信号连接，在所述列译码信号的选定下实现所述选定存储单元的源极和所述电流镜的输入侧电路的连接。

9、进一步的改进是，还包括：第一电荷泵，由所述第一电荷泵提供所述第一电压。

10、进一步的改进是，还包括：源极跟随器。

11、所述第一电荷泵的输出端连接所述源极跟随器的输入端，所述源极跟随器的输出端输出所述第一电压。

12、进一步的改进是，所述源极跟随器由第一nmos管组成，所述第一nmos管的栅极为输入端，所述第一nmos管的源极为输出端。

13、所述第一nmos管的漏极为电源端且连接到电源电压。

14、进一步的改进是，所述电流镜的输入侧电路包括二极管连接的第二nmos管，所述第二nmos管的源极接地，所述第二nmos管的漏极和栅极连接在一起并和所述选定存储单元的源极连接。

15、所述电流镜的镜像侧电路包括第三nmos管，所述第三nmos管的栅极连接所述第二nmos管的栅极，所述第二nmos管的源极接地，所述第二nmos管的漏极作为所述第二电流路径的输出端并输出所述单元镜像电流。

16、进一步的改进是，所述第三nmos管的阈值电压等于所述第二nmos管的阈值电压。

17、进一步的改进是，所述第二nmos管和所述第三nmos管都采用原生晶体管。

18、进一步的改进是，所述第二nmos管的阈值电压为0.2v以下且大于0v。

19、进一步的改进是，所述单元镜像电流大于等于所述单元电流。

20、进一步的改进是，所述第一电压大于等于1v。

21、进一步的改进是，所述灵敏放大器包括电流比较器，所述电流比较器包括参考电流，所述参考电流和所述单元镜像电流进行比较形成第一输出电压。

22、进一步的改进是，所述灵敏放大器还包括第一输出电路，所述第一输出电压连接到所述第一输出电压，所述第一输出电路的输出端输出第二输出电压。

23、进一步的改进是，所述第一输出电路包括反相器。

24、进一步的改进是，所述闪存包括多个存储单元，各所述存储单元组成存储阵列，所述选定存储单元为从所述存储阵列中选择的所述存储单元。

25、各所述存储单元都采用分离栅浮栅器件。

26、所述分离栅浮栅器件包括：对称设置的第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅，所述浮栅作为存储位。

27、各所述存储单元的所述第一源漏区和所述第二源漏区连接到对应的所述位线。

28、进一步的改进是，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。

29、进一步的改进是，所述分离栅浮栅器件为n型器件，所述第一源漏区和所述第二源漏区都由n+区组成。

30、p型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段。

31、本发明中将选定存储单元的漏极连接到固定的第一电压上，选定存储单元的源极会通过电流镜的输入侧电路接地并在第一电流路径形成单元电流，单元电流在通过电流镜镜像到第二电流路径中形成单元镜像电流，单元镜像电流输入到灵敏放大器进行读取，故，本发明的读取电流不是从选定存储单元的漏极取出，而是通过选定存储单元的源极输出的单元电流的镜像电流取出，选定存储单元的源极位于接地一侧，这样使得选定存储单元的漏极和源极的电位都能得到较好的固定，防止选定存储单元的源漏电压差的变化对读取电流的影响，从而能消除闪存的存储单元的源漏电压对读取速度和0/1窗口的限制，从而能增加读取速度和0/1窗口，特别是在存储单元的尺寸等比例缩小时，这种效果越来越明显。