随机存取存储器电路、存储器、存储阵列及数据操作方法

本发明涉及电子，特别涉及一种随机存取存储器电路、存储器、存储阵列及数据操作方法。

背景技术：

1、随机存取存储器(random access memory，ram)可以随时读写，而且速度很快，通常作为操作系统或其他正在运行中的程序的临时数据存储介质。随机存取存储器工作时可以随时从任何一个指定的地址写入(存入)或读出(取出)信息。当前技术中的随机存取存储器电路单元一般由六个晶体管连接组成，其中四个晶体管用于存储，两个晶体管用于控制读写，由于使用的晶体管数量多，导致相同的存储容量下，存储单元占用的体积较大，集成度低，且制造工艺复杂，另外，晶体管数量多实际工作过程中功耗也大。

技术实现思路

1、为解决现有技术中静态随机存取存储器存储单元占用体积大、集成度低的技术问题，本发明一方面公开了一种随机存取存储器电路，包括：

2、存储单元，包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管均包括源极、漏极、栅极和沟道电极；每个晶体管的所述沟道电极与所述晶体管的所述栅极露出的沟道区电接触；

3、所述第一晶体管的栅极与所述第二晶体管的沟道电极连接，所述第二晶体管的栅极与所述第一晶体管的沟道电极连接，以使所述第一晶体管和所述第二晶体管构成互耦反相器；

4、读写单元，包括控制开关和位线组，所述控制开关与所述存储单元和所述位线组连接。

5、可选地，所述控制开关包括第三晶体管和第四晶体管，所述第三晶体管的源极与所述第一晶体管的沟道电极连接，所述第四晶体管的源极与所述第二晶体管的沟道电极连接。

6、可选地，还包括字线，所述第三晶体管的栅极和所述第四晶体管的栅极均与字线连接，其中，

7、所述字线的电平信号为低电平时，所述随机存取存储器电路在保持阶段，所述第三晶体管和所述第四晶体管处于截止状态；

8、所述字线的电平信号为高电平时，所述随机存取存储器电路在读写阶段，所述第三晶体管和所述第四晶体管处于导通状态。

9、可选地，所述位线组包括第一位线和第二位线，所述第三晶体管的漏极与所述第一位线连接，所述第四晶体管的漏极与所述第二位线连接。

10、可选地，所述第三晶体管的漏极所连接的第一位线和所述第四晶体管的漏极所连接的第二位线相反。

11、可选地，所述第一晶体管的源极和所述第二晶体管的源极连接数字地端，所述第一晶体管的漏极和所述第二晶体管的漏极连接电源电压。

12、可选地，对于所述第一晶体管和所述第二晶体管，每个晶体管的所述沟道区均包括多个侧面，每个晶体管的所述栅极露出至少一个所述侧面的部分或全部，用于设置所述沟道电极。

13、可选地，所述第一晶体管的栅极与所述第二晶体管的栅极均包括一个或多个分离的子栅极；

14、所述第一晶体管的沟道电极与所述第二晶体管的沟道电极均包括一个或多个分离的子沟道电极。

15、所述存储单元，铁电材料、磁电材料、相变材料、量子效应材料、阻变效应材料、存储效应材料、半导体材料、超导材料、导体材料、绝缘材料、介质材料、二维材料、一维材料、三维材料、钙钛矿材料、氧化物、硫化物、氰化物、氢化物、硅化物中的一种或几种作为绝缘层添加层、绝缘层材料、绝缘层添加材料、半导体层材料、半导体沟道材料、或者沟道电极材料。

16、所述沟道电极通过掺杂工艺、或/和沉积工艺、或/和外延工艺、或/和自组装工艺、或/和旋涂工艺、或/和自组装工艺、或/和roll-to-roll工艺、或/和水热法工艺、或/和压印工艺、或/和滚压工艺、或/和打印工艺、或/和蒸镀工艺加工。

17、另一方面，公开了一种存储器，包括如上所述的随机存取存储器电路。

18、另一方面，公开了一种存储阵列，包括：

19、多个如上所述的存储器，多个所述存储器沿行和列方向呈阵列排布；

20、多条字线，多个所述存储器中位于同一行中的存储器的栅极导体连接至同一条字线；

21、多条第一位线，多个所述存储器中位于同一行或同一列中的存储器的沟道控制区连接至同一条第一位线；

22、多条第二位线，多个所述存储器中位于同一列中的存储器的漏区连接至同一条第二位线；

23、其中，多个所述存储器的源区连接至固定电位，所述多条第一位线用于在写入操作中施加控制区电压，所述多条第二位线用于在写入操作和读取操作中施加漏极电压，以及在读取操作中用于检测漏极电流，所述漏极电流用于表征所述存储器的存储状态。

24、另一方面，公开了一种存储阵列的数据操作方法，应用于如上所述的存储阵列，所述方法包括：

25、在写入操作中，经由所述多条字线中的选定字线施加栅极电压，以及，经由所述多条第二位线中的选定第二位线施加漏极电压，以使选定存储晶体管处于导通状态，以及，经由所述多条第一位线中的选定第一位线向所述选定存储器施加控制区电压，以改变所述选定存储器的存储状态；

26、在读取操作中，经由所述多条字线中的选定字线施加栅极电压，以及，经由所述多条第二位线中的选定第二位线施加漏极电压，以使选定存储器处于导通状态，以及，经由所述多条第二位线中的选定第二位线检测所述选定存储晶体管的漏极电流以获得所述选定存储器的存储状态、或读取沟道电极的电压以读取所述选定结构的逻辑状态。

27、可选地，在所述读取操作中，所述多条第一位线断开或连接至固定电位、或者用于提取电压来读取选定结构的逻辑状态。

28、可选地，所述存储器包括多个沟道控制区，在写入操作中分别对所述多个沟道控制区施加相应的控制区电压以写入多比特的数字值，在所述读取操作中检测所述多个沟道控制区共同调制的漏极电流以读取所述多比特的数字值、或读取沟道电极的电压以读取所述多比特的数字值。

29、采用上述技术方案，本发明具有如下有益效果：

30、本发明对第一晶体管和第二晶体管的沟道区中引出沟道电极，沟道电极作为输出端，能够实现逻辑非功能，将输入信号取反并输出。沟道电极与沟道区形成结电容，从而使晶体管具备了存储电荷的能力，能够进行充放电，实现多态存储，比既有sram两态更进步。一个改进后的晶体管可等效于原本两个晶体管构成的反相器，两个改进的晶体管为互耦的反相器形成互锁结构，可实现存储，另外设有控制开关和位线组控制读写，也就是说，本发明所公开的随机存取存储器电路基本单元用四个晶体管代替原来的六个晶体管同样能够具备原有的存储读写功能，但电路面积和体积大大减小，电路集成度更高，降低功耗，电路集成度更高，可实现高效的存储功能、同时具备多态存储的特性，调控扩展为多维度。

技术特征：

1.一种随机存取存储器电路，其特征在于，包括：

2.根据权利要求1所述的随机存取存储器电路，其特征在于，所述控制开关包括第三晶体管和第四晶体管，所述第三晶体管的源极与所述第一晶体管的沟道电极连接，所述第四晶体管的源极与所述第二晶体管的沟道电极连接。

3.根据权利要求2所述的随机存取存储器电路，其特征在于，还包括字线，所述第三晶体管的栅极和所述第四晶体管的栅极均与所述字线连接，其中，

4.根据权利要求2所述的随机存取存储器电路，其特征在于，所述位线组包括第一位线和第二位线，所述第三晶体管的漏极与所述第一位线连接，所述第四晶体管的漏极与所述第二位线连接。

5.根据权利要求4所述的随机存取存储器电路，其特征在于，所述第三晶体管的漏极所连接的第一位线和所述第四晶体管的漏极所连接的第二位线相反。

6.根据权利要求1所述的随机存取存储器电路，其特征在于，所述第一晶体管的源极和所述第二晶体管的源极连接数字地端，所述第一晶体管的漏极和所述第二晶体管的漏极连接电源电压。

7.根据权利要求1所述的随机存取存储器电路，其特征在于，对于所述第一晶体管和所述第二晶体管，每个晶体管的所述沟道区均包括多个侧面，每个晶体管的所述栅极露出至少一个所述侧面的部分或全部，用于设置所述沟道电极。

8.根据权利要求7所述的随机存取存储器电路，其特征在于，所述第一晶体管的栅极与所述第二晶体管的栅极均包括一个或多个分离的子栅极；

9.根据权利要求1所述的随机存取存储器电路，其特征在于，铁电材料、磁电材料、相变材料、量子效应材料、阻变效应材料、存储效应材料、半导体材料、导体材料、超导材料、绝缘材料、介质材料、二维材料、一维材料、三维材料、钙钛矿材料、氧化物、硫化物、氰化物、氢化物、硅化物中的一种或几种作为绝缘层添加层、绝缘层材料、绝缘层添加材料、半导体层材料、半导体沟道材料、或者沟道电极材料。

10.根据权利要求1所述的随机存取存储器电路，其特征在于，所述沟道电极通过掺杂工艺、或/和沉积工艺、或/和外延工艺、或/和自组装工艺、或/和旋涂工艺、或/和自组装工艺、或/和roll-to-roll工艺、或/和水热法工艺、或/和压印工艺、或/和滚压工艺、或/和打印工艺、或/和蒸镀工艺加工。

11.一种存储器，其特征在于，包括权利要求1至10任一项所述的随机存取存储器电路。

12.一种存储阵列，其特征在于，包括：

13.一种存储阵列的数据操作方法，其特征在于，应用于权利要求12所述的存储阵列，所述方法包括：

14.根据权利要求13所述的存储阵列的数据操作方法，其特征在于，

15.根据权利要求13所述的存储阵列的数据操作方法，其特征在于，所述存储器包括多个沟道控制区，在写入操作中分别对所述多个沟道控制区施加相应的控制区电压以写入多比特的数字值，在所述读取操作中检测所述多个沟道控制区共同调制的漏极电流以读取所述多比特的数字值、或读取沟道电极的电压以读取所述多比特的数字值。

技术总结本发明公开了一种随机存取存储器电路、存储器、存储阵列及数据操作方法，涉及电子技术领域，包括：第一晶体管和第二晶体管均包括源极、漏极、栅极和沟道电极；每个晶体管的沟道电极与栅极露出的沟道区电接触；第一晶体管的栅极与第二晶体管的沟道电极连接，第二晶体管的栅极与第一晶体管的沟道电极连接，每个晶体管可实现传统两个晶体管构成的非门，且第一晶体管和第二晶体管构成互耦反相器；还包括读写单元，其中包括控制开关和位线组，控制开关与存储单元和位线组连接。本发明用四个晶体管即能够具备存储器的存储读写功能，电路面积和体积大大减小，电路集成度更高，可实现高效的存储功能、同时具备多态存储的特性，调控扩展为多维度。技术研发人员：戴明志,张笑阳,吴嘉锋,薛志彪,许智亮,吕明明,徐吉受保护的技术使用者：中国科学院宁波材料技术与工程研究所技术研发日：技术公布日：2024/1/15