非易失性半导体存储器设备的制作方法

本公开的各种实施例涉及一种非易失性半导体存储器设备，并且更具体地，涉及一种其中减少了由读取和写入电路占用的面积的非易失性半导体存储器设备。

背景技术：

1、半导体存储器设备可以具有其中串被水平地布置在半导体衬底上的二维(2d)结构。替代地，半导体存储器设备可以具有其中串被垂直地堆叠在半导体衬底上的三维(3d)结构。随着具有2d结构的存储器设备达到其物理缩放极限(即，集成度方面的极限)，已经产生了包括垂直地堆叠在半导体衬底上的多个存储器单元的3d存储器设备。非易失性半导体存储器设备被配置为使得多个存储器单元被实现为非易失性存储器单元。

技术实现思路

1、本公开的一个实施例可以提供一种非易失性半导体存储器设备。非易失性半导体存储器设备可以包括存储器单元阵列、读取和写入电路以及控制逻辑。存储器单元阵列可以包括多个非易失性存储器单元。读取和写入电路可以被配置为对从多个非易失性存储器单元之中选择的非易失性存储器单元执行编程操作或读取操作。控制逻辑可以被配置为控制读取和写入电路的操作。读取和写入电路可以包括被配置为存储位数据的至少一个电容器。

技术特征：

1.一种非易失性半导体存储器设备，包括：

2.根据权利要求1所述的非易失性半导体存储器设备，其中：

3.根据权利要求2所述的非易失性半导体存储器设备，其中所述临时存储电路包括至少一个控制晶体管和所述至少一个电容器。

4.根据权利要求3所述的非易失性半导体存储器设备，其中所述内部操作电路包括：

5.根据权利要求4所述的非易失性半导体存储器设备，其中所述第一晶体管、所述第三晶体管和所述第五晶体管是nmos晶体管，并且所述第二晶体管和所述第四晶体管是pmos晶体管。

6.根据权利要求5所述的非易失性半导体存储器设备，其中所述内部操作电路还包括：

7.根据权利要求6所述的非易失性半导体存储器设备，其中所述第六晶体管和所述第七晶体管是nmos晶体管，并且所述第八晶体管是pmos晶体管。

8.根据权利要求6所述的非易失性半导体存储器设备，其中所述锁存器电路包括：

9.根据权利要求8所述的非易失性半导体存储器设备，其中所述内部操作电路还包括：

10.根据权利要求9所述的非易失性半导体存储器设备，其中所述临时存储电路通过所述第三节点和所述第六节点被耦合到所述内部操作电路。

11.根据权利要求9所述的非易失性半导体存储器设备，其中所述至少一个控制晶体管被耦合到所述第三节点，并且所述至少一个电容器被耦合在所述控制晶体管与所述接地电压源之间。

12.根据权利要求11所述的非易失性半导体存储器设备，其中所述临时存储电路还包括：

13.根据权利要求12所述的非易失性半导体存储器设备，其中，在对被选择的非易失性存储器单元执行的读取操作期间，与所述第三节点相对应的电压被充入所述电容器。

14.根据权利要求12所述的非易失性半导体存储器设备，其中，在对被选择的非易失性存储器单元执行的编程操作期间，被充入所述电容器的电压被传送到所述第三节点。

15.根据权利要求12所述的非易失性半导体存储器设备，其中所述感测放大器包括：

16.根据权利要求15所述的非易失性半导体存储器设备，其中：

17.根据权利要求16所述的非易失性半导体存储器设备，其中：

技术总结本文提供的可以是一种非易失性半导体存储器设备。非易失性半导体存储器设备可以包括存储器单元阵列、读取和写入电路以及控制逻辑。存储器单元阵列可以包括多个非易失性存储器单元。读取和写入电路可以被配置为对从多个非易失性存储器单元之中选择的非易失性存储器单元执行编程操作或读取操作。控制逻辑可以被配置为控制读取和写入电路的操作。读取和写入电路可以包括被配置为存储位数据的至少一个电容器。技术研发人员：崔元载,金定焕,成纹守受保护的技术使用者：爱思开海力士有限公司技术研发日：技术公布日：2024/1/15