存储芯片测试方法及装置、介质及设备与流程

所属的技术人员能够理解，本发明的各个方面可以实现为系统、方法或程序产品。因此，本发明的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。下面参照图6来描述根据本发明的这种实施方式的电子设备600。图6显示的电子设备600仅仅是一个示例，不应对本发明实施例的功能和使用范围带来任何限制。如图6所示，电子设备600以通用计算设备的形式表现。电子设备600的组件可以包括但不限于：上述至少一个处理单元610、上述至少一个存储单元620、连接不同系统组件(包括存储单元620和处理单元610)的总线630、显示单元640。其中，所述存储单元620存储有程序代码，所述程序代码可以被所述处理单元610执行，使得所述处理单元610执行本说明书上述“示例性方法”部分中描述的根据本发明各种示例性实施方式的步骤。例如，所述处理单元610可以执行如图1中所示的步骤s110，向存储芯片发送模式寄存器写入命令，控制存储芯片进入读写时钟均衡测试模式；步骤s120，设定第一预设时间，等待第一预设时间后，向存储芯片发送读写时钟信号；步骤s130，根据第一预设时间和系统时钟周期，确定读写时钟均衡的预测值；步骤s140，发完读写时钟后等待第二预设时间，检测存储芯片的测试数据输出端口，获取测试值；步骤s150，比较测试值和预测值，判断存储芯片是否存在异常。存储单元620可以包括易失性存储单元形式的可读介质，例如随机存取存储单元(ram)6201和/或高速缓存存储单元6202，还可以进一步包括只读存储单元(rom)6203。存储单元620还可以包括具有一组(至少一个)程序模块6206的程序/实用工具6204，这样的程序模块6205包括但不限于：操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。总线630可以为表示几类总线结构中的一种或多种，包括存储单元总线或者存储单元控制器、外围总线、图形加速端口、处理单元或者使用多种总线结构中的任意总线结构的局域总线。电子设备600也可以与一个或多个外部设备670(例如键盘、指向设备、蓝牙设备等)通信，还可与一个或者多个使得用户能与该电子设备600交互的设备通信，和/或与使得该电子设备600能与一个或多个其它计算设备进行通信的任何设备(例如路由器、调制解调器等等)通信。这种通信可以通过输入/输出(i/o)接口650进行。并且，电子设备600还可以通过网络适配器660与一个或者多个网络(例如局域网(lan)，广域网(wan)和/或公共网络，例如因特网)通信。如图所示，网络适配器660通过总线630与电子设备600的其它模块通信。应当明白，尽管图中未示出，可以结合电子设备600使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、raid系统、磁带驱动器以及数据备份存储系统等。通过以上的实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本公开实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是cd-rom，u盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、终端装置、或者网络设备等)执行根据本公开实施方式的方法。在本公开的示例性实施例中，还提供了一种计算机可读存储介质，其上存储有能够实现本说明书上述方法的程序产品。在一些可能的实施方式中，本发明的各个方面还可以实现为一种程序产品的形式，其包括程序代码，当所述程序产品在终端设备上运行时，所述程序代码用于使所述终端设备执行本说明书上述“示例性方法”部分中描述的根据本发明各种示例性实施方式的步骤。根据本发明的实施方式的用于实现上述方法的程序产品，其可以采用便携式紧凑盘只读存储器(cd-rom)并包括程序代码，并可以在终端设备，例如个人电脑上运行。然而，本发明的程序产品不限于此，在本文件中，可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。所述程序产品可以采用一个或多个可读介质的任意组合。可读介质可以是可读信号介质或者可读存储介质。可读存储介质例如可以为但不限于电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式盘、硬盘、随机存取存储器(ram)、只读存储器(rom)、可擦式可编程只读存储器(eprom或闪存)、光纤、便携式紧凑盘只读存储器(cd-rom)、光存储器件、磁存储器件、或者上述的任意合适的组合。计算机可读信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了可读程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。可读信号介质还可以是可读存储介质以外的任何可读介质，该可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、有线、光缆、rf等等，或者上述的任意合适的组合。可以以一种或多种程序设计语言的任意组合来编写用于执行本发明操作的程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如java、c++等，还包括常规的过程式程序设计语言—诸如“c”语言或类似的程序设计语言。程序代码可以完全地在用户计算设备上执行、部分地在用户设备上执行、作为一个独立的软件包执行、部分在用户计算设备上部分在远程计算设备上执行、或者完全在远程计算设备或服务器上执行。在涉及远程计算设备的情形中，远程计算设备可以通过任意种类的网络，包括局域网(lan)或广域网(wan)，连接到用户计算设备，或者，可以连接到外部计算设备(例如利用因特网服务提供商来通过因特网连接)。此外，上述附图仅是根据本发明示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本技术旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。

背景技术：

1、动态随机存取存储器(dynamic random access memory，dram)是计算机中常用的半导体存储器件，由于具有结构简单，密度高，功耗低，价格低廉等优点，在计算机领域和电子行业中受到了广泛的应用。

2、lpddr5(low power double data rate 5，低功率双倍数据速率5)是dram中的一种设计规范，通常需要使用自动检测的方法对设计的芯片进行wck2ck leveling(writeclock(wck)to clock leveing，读写时钟均衡)等功能验证。

3、由于lpddr5中，wck2ck leveling功能主要用来检测系统时钟ck和读写时钟wck两者之间的相位关系，计算机很难直接测量两个时钟之间的相位而得到wck2ck leveling的验证结果。

4、需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

1、本公开的目的在于提供一种存储芯片测试方法、存储芯片测试装置、计算机可读存储介质及电子设备，以对wck2ck leveling读写时钟均衡功能进行验证。

2、本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。

3、根据本公开的第一方面，提供一种存储芯片测试方法，所述方法包括：向存储芯片发送模式寄存器写入命令，控制所述存储芯片进入读写时钟均衡测试模式；设定第一预设时间，等待所述第一预设时间后，向所述存储芯片发送读写时钟信号；根据所述第一预设时间和系统时钟周期，确定所述读写时钟均衡的预测值；发完所述读写时钟信号后等待第二预设时间，检测所述存储芯片的测试数据输出端口，获取测试值；比较所述测试值和所述预测值，判断所述存储芯片是否存在异常。

4、在本公开的一种示例性实施方式中，所述设定第一预设时间，包括：设定所述第一预设时间的长度twckis满足twckis＝n*tck+tis，其中，tck为所述系统时钟周期，n为正整数，tis为剩余时间，所述剩余时间的截止时间点处于tck的非上升沿且非下降沿区间。

5、在本公开的一种示例性实施方式中，所述根据所述第一预设时间和系统时钟周期，确定所述读写时钟均衡的预测值，包括：将处于所述剩余时间的截止时间点时对应的tck的值作为所述预测值。

6、在本公开的一种示例性实施方式中，所述方法还包括：当tis>tck*5/8且tis<tck*7/8时，确定所述预测值为0；当tis>tck/8且tis<tck*3/8时，确定所述预测值为1。

7、在本公开的一种示例性实施方式中，所述比较所述测试值和所述预测值，判断所述存储芯片是否存在异常，包括：如果所述测试值和所述预测值不一致，则判定所述存储芯片存在异常。

8、在本公开的一种示例性实施方式中，所述读写时钟信号为包含7.5个周期长度的读写时钟信号。

9、在本公开的一种示例性实施方式中，所述第二预设时间小于或等于20ns。

10、根据本公开的第二方面，提供一种存储芯片测试装置，所述装置包括：信号发送模块，用于向存储芯片发送模式寄存器写入命令，控制所述存储芯片进入读写时钟均衡测试模式；设定第一预设时间，等待所述第一预设时间后，向所述存储芯片发送读写时钟信号；预测值确定模块，用于根据所述第一预设时间和系统时钟周期，确定所述读写时钟均衡的预测值；测试值确定模块，用于发完所述读写时钟信号后等待第二预设时间，检测所述存储芯片的测试数据输出端口，获取测试值；判定模块，用于比较所述测试值和所述预测值，判断所述存储芯片是否存在异常。

11、在本公开的一种示例性实施方式中，所述信号发送模块，用于设定所述第一预设时间的长度twckis满足twckis＝n*tck+tis，其中，tck为所述系统时钟周期，n为正整数，tis为剩余时间，所述剩余时间的截止时间点处于tck的非上升沿且非下降沿区间。

12、在本公开的一种示例性实施方式中，所述预测值确定模块，用于将处于所述剩余时间的截止时间点时对应的tck的值作为所述预测值。

13、在本公开的一种示例性实施方式中，所述预测值确定模块，用于当tis>tck*5/8且tis<tck*7/8时，确定所述预测值为0；当tis>tck/8且tis<tck*3/8时，确定所述预测值为1。

14、在本公开的一种示例性实施方式中，所述判定模块，用于如果所述测试值和所述预测值不一致，则判定所述存储芯片存在异常。

15、在本公开的一种示例性实施方式中，所述读写时钟信号为包含7.5个周期长度的读写时钟信号。

16、在本公开的一种示例性实施方式中，所述第二预设时间小于或等于20ns。

17、根据本公开的第三方面，提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述的存储芯片测试方法。

18、根据本公开的第四方面，提供一种电子设备，包括：处理器；以及存储器，用于存储所述处理器的可执行指令；其中，所述处理器配置为经由执行所述可执行指令来执行上述的存储芯片测试方法。

19、本公开提供的技术方案可以包括以下有益效果：

20、本公开示例性实施方式中，通过向存储芯片发送模式寄存器写入命令，可以控制存储芯片进入读写时钟均衡测试模式；在进入读写时钟均衡测试模式后等待第一预设时间，可以向存储芯片发送读写时钟；接着，可以根据设定的第一预设时间和系统时钟周期就可以确定出读写时钟均衡的预测值；利用该预测值和存储芯片的测试数据输出端口处的测试值就可以对存储芯片是否存在异常进行判断，从而实现对存储芯片的读写时钟均衡功能的测试。

21、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。