信号处理电路、存储器的制作方法

本公开涉及半导体，涉及但不限于一种信号处理电路、存储器。

背景技术：

1、随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列可以双倍速率（ddr，double data rate）传输数据的存储器等器件。

2、在动态随机存取存储器（dram，dynamic random access memory）中，通过命令地址引脚输入的命令地址（cmd/add，command/address）信号简称为ca信号，既可以作为地址进行采样又可以作为指令进行采样译码。

3、然而，ddr存储器在不同工作模式下ca信号的传输具有不同的要求，例如，ddr5存储器在低频工作时，半导体存储器进入电路探针测试（cp test，circuit probe test）模式，此时可供传输的命令地址引脚数量减半，原有的信号处理电路此时无法对ca信号进行正确采样和译码。

技术实现思路

1、有鉴于此，本公开实施例为解决现有技术中存在的至少一个技术问题而提供一种信号处理电路和存储器。

2、本公开实施例的一方面提供了一种信号处理电路，用于半导体存储器；所述信号处理电路包括：命令地址采样电路，用于每间隔半个外部时钟周期对初始命令地址信号进行至少两次采样处理，得到至少两个命令地址信号，并将所述至少两个命令地址信号同步输出；所述初始命令地址信号包括n个命令地址子信号，n小于所述半导体存储器的命令地址引脚个数m，m为n的整数倍。

3、在一些实施例中，所述命令地址采样电路包括：

4、第一采样子电路，用于对第一时刻的所述初始命令地址信号进行采样，并输出包含第一命令地址信息的第一命令地址信号；

5、第二采样子电路，用于对第二时刻的所述初始命令地址信号进行采样，并与所述第一命令地址信号同步输出包含第二命令地址信息的第二命令地址信号；所述第二时刻比所述第一时刻延时半个所述外部时钟周期。

6、在一些实施例中，所述命令地址采样电路还包括：

7、第三采样子电路，用于对第三时刻的所述初始命令地址信号进行采样，并与所述第一命令地址信号同步输出包含第三命令地址信息的第三命令地址信号；所述第三时刻比所述第二时刻延时半个所述外部时钟周期；

8、第四采样子电路，用于对第四时刻的所述初始命令地址信号进行采样，并与所述第一命令地址信号同步输出包含第四命令地址信息的第四命令地址信号；所述第四时刻比所述第三时刻延迟半个所述外部时钟周期。

9、在一些实施例中，所述第一采样子电路包括第一触发器、第二触发器和第三触发器；

10、所述第一触发器的数据输入端接收所述初始命令地址信号，所述第一触发器的数据输出端与所述第二触发器的数据输入端连接，所述第一触发器的时钟输入端接收第一内部时钟信号；

11、所述第二触发器的时钟输入端接收所述第一内部时钟信号，所述第二触发器的数据输出端与所述第三触发器的数据输入端连接；

12、所述第三触发器的时钟输入端接收第二内部时钟信号，所述第三触发器的数据输出端输出所述第一命令地址信号；

13、所述第一内部时钟信号与所述第二内部时钟信号互补，且所述第一内部时钟信号和所述第二内部时钟信号与外部时钟信号频率相同。

14、在一些实施例中，所述第二采样子电路包括第四触发器和第五触发器；

15、所述第四触发器的输出输入端接收所述初始命令地址信号，所述第四触发器的数据输出端与所述第五触发器的数据输入端连接，所述第四触发器的时钟输入端接收所述第二内部时钟信号；

16、所述第五触发器的时钟输入端接收所述第二内部时钟信号，所述第五触发器的数据输出端输出所述第二命令地址信号。

17、在一些实施例中，所述第三采样子电路包括与所述第一采样子电路复用的所述第一触发器和第六触发器；

18、所述第六触发器的数据输入端与所述第一触发器的数据输出端连接，所述第六触发器的时钟输入端接收所述第二内部时钟信号，所述第六触发器的数据输出端输出所述第三命令地址信号。

19、在一些实施例中，所述第四采样子电路包括与所述第二采样子电路复用的所述第四触发器，所述第四触发器的数据输出端输出所述第四命令地址信号。

20、在一些实施例中，还包括：片选信号采样电路和命令译码电路；

21、所述片选信号采样电路用于对初始片选信号采样，并输出第一片选信号；

22、所述命令译码电路用于接收所述第一片选信号和i个所述命令地址子信号进行译码，并输出命令信号；其中i小于n；

23、其中，所述第一片选信号的有效信号到达所述命令译码电路的时刻晚于所有i个所述命令地址子信号中有效信号到达所述命令译码电路的时刻，且所述第一片选信号的有效信号的截止时刻早于所有i个所述命令地址子信号中有效信号的截止时刻。

24、在一些实施例中，所述片选信号采样电路包括第七触发器、第八触发器、延时电路以及锁存器；

25、所述第七触发器的数据输入端接收所述初始片选信号的反向信号，所述第七触发器的时钟输入端接收第一内部时钟信号，所述第七触发器的数据输出端输出第一中间信号；

26、所述延时电路的输入端接收所述第一中间信号，所述延时电路的输出端连接所述锁存器的置位端，并输出第一中间延时信号；

27、所述第八触发器的数据输入端接收所述初始片选信号的反向信号，所述第八触发器的时钟输入端接收第二内部时钟信号，所述第八触发器的数据输出端连接所述锁存器的复位端，并输出第二中间信号；

28、所述锁存器的输出端连接所述命令译码电路的片选信号输入端。

29、在一些实施例中，所述延时电路的延时时间大于所述初始片选信号有效电平起始时刻与i个所述命令地址子信号中有效信号到达所述命令译码电路的时刻的延迟差的最大值，且所述延时电路的延时时间小于第一内部时钟的半周期。

30、本公开实施例的另一方面提供了一种存储器，包括如前所述的信号处理电路。

31、在一些实施例中，所述存储器包括：第五代双倍速率同步动态随机存储器ddr5。

32、本公开实施例提供了一种信号处理电路及存储器，该信号处理电路包括：命令地址采样电路，用于每间隔半个外部时钟周期对初始命令地址信号进行至少两次采样处理，得到至少两个命令地址信号，并将所述至少两个命令地址信号同步输出；所述初始命令地址信号包括n个命令地址子信号，n小于所述半导体存储器的命令地址引脚个数m，m为n的整数倍。如此设置，针对半导体存储器进入电路探针测试模式，可供传输的命令地址引脚数量减半时，信号处理电路此时可对ca信号进行正确采样和译码。

技术特征：

1.一种信号处理电路，用于半导体存储器，其特征在于，所述信号处理电路包括：命令地址采样电路，用于每间隔半个外部时钟周期对初始命令地址信号进行至少两次采样处理，得到至少两个命令地址信号，并将所述至少两个命令地址信号同步输出；所述初始命令地址信号包括n个命令地址子信号，n小于所述半导体存储器的命令地址引脚个数m，m为n的整数倍。

2.根据权利要求1所述的信号处理电路，其特征在于，所述命令地址采样电路包括：

3.根据权利要求2所述的信号处理电路，其特征在于，所述命令地址采样电路还包括：

4.根据权利要求3所述的信号处理电路，其特征在于，所述第一采样子电路包括第一触发器、第二触发器和第三触发器；

5.根据权利要求4所述的信号处理电路，其特征在于，所述第二采样子电路包括第四触发器和第五触发器；

6.根据权利要求5所述的信号处理电路，其特征在于，所述第三采样子电路包括与所述第一采样子电路复用的所述第一触发器和第六触发器；

7.根据权利要求6所述的信号处理电路，其特征在于，所述第四采样子电路包括与所述第二采样子电路复用的所述第四触发器，所述第四触发器的数据输出端输出所述第四命令地址信号。

8.根据权利要求4至7任一项所述的信号处理电路，其特征在于，还包括：片选信号采样电路和命令译码电路；

9.根据权利要求8所述的信号处理电路，其特征在于，所述片选信号采样电路包括第七触发器、第八触发器、延时电路以及锁存器；

10.根据权利要求9所述的信号处理电路，其特征在于，所述延时电路的延时时间大于所述初始片选信号有效电平起始时刻与i个所述命令地址子信号中有效信号到达所述命令译码电路的时刻的延迟差的最大值，且所述延时电路的延时时间小于第一内部时钟的半周期。

11.一种存储器，其特征在于，所述存储器包括如权利要求1至10中任一项所述的信号处理电路。

12.根据权利要求11所述的存储器，其特征在于，所述存储器包括：第五代双倍速率同步动态随机存储器ddr5。

技术总结本公开实施例提供了一种信号处理电路、存储器，该信号处理电路包括：命令地址采样电路，用于每间隔半个外部时钟周期对初始命令地址信号进行至少两次采样处理，得到至少两个命令地址信号，并将所述至少两个命令地址信号同步输出；所述初始命令地址信号包括N个命令地址子信号，N小于所述半导体存储器的命令地址引脚个数M，M为N的整数倍。如此设置，针对半导体存储器进入电路探针测试模式，可供传输的命令地址引脚数量减半时，信号处理电路此时可对CA信号进行正确采样和译码。技术研发人员：谢延鹏,唐玉玲受保护的技术使用者：长鑫存储技术（西安）有限公司技术研发日：技术公布日：2024/2/1