RAM真随机数生成器的制作方法

概括地说，本发明涉及随机数生成器，并且具体地说，本发明涉及真随机数硬件生成器。

背景技术：

1、许多应用都需要随机数，应用例如统计采样、计算机模拟和密码学。随机数生成是生成无法合理预测的数字序列或任何其他符号的过程。随机数生成器(rng)所产生的序列将包含一些模式，这些模式在事后看来可以辨别，但在预见中不可预测。伪随机数生成器(prng)生成如下数字，这些数字看似随机但实际上是预先确定的，并且可以通过了解输入到prng的“种子”值以及prng的状态来再现。大多数软件实现的随机数生成器都是prng。

2、相比之下，来自真随机数生成器(trng)的数字序列是物理环境的函数，该物理环境以无法被建模的方式变化，例如测量大气噪声、热噪声和材料的放射性衰变。需要随机性的关键应用(例如安全性)通常使用硬件随机数生成。

技术实现思路

1、因此，根据本发明的优选实施例，提供了一种真随机数生成器系统。所述系统包括ram阵列、空读取控制器和哈希生成器。所述ram阵列具有存储器单元和感测放大器。所述存储器单元中存储有数据，所述单元按行连接到字线并且按列连接到位线对，并且所述感测放大器感测差分输入信号。所述空读取控制器通过所述ram阵列的一部分的所述感测放大器实现空读取操作。所述哈希生成器接收来自所述空读取操作的空读取结果，并基于所述空读取结果输出部分真随机数。

2、此外，根据本发明的优选实施例，当位线对被连接到所述感测放大器时，所述差分输入信号在所述位线对上；或者当局部数据线对被连接到感测放大器时，所述差分输入信号在所述局部数据线对上。

3、进一步地，根据本发明的优选实施例，所述空读取控制器包括差分电压调节器(dvc)和字线覆写器(wlo)。所述dvc在所述空读取操作期间使所述感测放大器中的所述感测放大器偏移电压最小化。在对所述位线对中的一位线对上的所述差分输入信号的空读取期间，所述wlo使行控制器停止激活连接的字线，所述连接的字线连接到所述存储器单元的行。

4、更进一步地，根据本发明的优选实施例，所述wlo输出字线地址禁用(wlad)信号以禁用由所述行解码器进行的所有字线激活。

5、另外，根据本发明的优选实施例，所述wlo输出未连接的字线选择(uwls)信号以使所述行控制器能够仅激活未连接的字线。所述未连接的字线未被连接到所述存储器单元的所述行。

6、此外，根据本发明的优选实施例，在所述空读取操作之前，所述dvc通过以下操作来调节所述位线对：对于每个位线对使存储的0和1的数量相等、执行附加ram no-op周期、执行有效读取操作、或者执行有效写入0并随后执行有效读取操作。

7、替换地，根据本发明的优选实施例，所述空读取控制器包括差分电压调节器(dvc)和列控制器。所述dvc在空读取操作期间使所述感测放大器中的所述感测放大器偏移电压最小化。在对所述局部数据线对上的所述差分输入信号的空读取期间，所述列控制器使所述列传送栅极停止将所述位线对连接至所述局部数据线对。

8、此外，根据本发明的优选实施例，在所述空读取操作之前，所述dvc通过以下操作来调节所述局部数据线对：使连接到所述局部数据线对的存储的0和1的数量相等、执行附加ram no-op周期、执行有效读取操作、或者执行有效写入0并随后执行有效读取操作。

9、进一步地，根据本发明的优选实施例，所述ram阵列是sram(静态随机存取存储器)阵列。

10、更进一步地，根据本发明的优选实施例，所述ram阵列是dram(动态随机存取存储器)阵列。

11、另外，根据本发明的优选实施例，所述空读取操作是单个空读取、多个顺序空读取、或者多个同时空读取。

12、此外，根据本发明的优选实施例，所述ram阵列存储空读取结果。

13、替换地，根据本发明的优选实施例，所述空读取控制器连结(concatenate)两个空读取结果以形成经连结的空读取结果。

14、进一步地，根据本发明的优选实施例，所述ram阵列存储部分真随机数。

15、更进一步地，根据本发明的优选实施例，所述哈希生成器连结两个部分真随机数以形成真随机数。

16、另外，根据本发明的优选实施例，所述存储器单元是6t sram、8t sram、双端口sram或多端口sram。

17、另外，根据本发明的优选实施例，多个ram阵列被布置成ram体。

18、根据本发明的优选实施例，提供了一种用于ram(随机存取存储器)阵列的方法。所述方法包括执行空读取操作。

19、此外，根据本发明的优选实施例，执行空读取操作包括：将所述ram阵列中的差分线对预充电至预定电压，以及通过感测放大器对所述差分线对上的差分信号进行差分读取，而不在所述预充电之后将第二差分信号从存储器单元接收到所述差分线对上。

20、另外，根据本发明的优选实施例，当位线对被附接到所述感测放大器时，所述差分线对是所述位线对；或者当局部数据线对被附接到所述感测放大器时，所述差分线对是所述局部数据线对。

21、此外，根据本发明的优选实施例，通过以下操作在所述预充电之前调节所述差分线对：对于所述每个差分线对使存储的0和1的数量相等、执行附加ram no-op周期、第二执行有效读取操作、或者第三执行有效写入0并随后执行有效读取操作。

22、更进一步地，根据本发明的优选实施例，差分读取包括：使能字线地址禁用(wlad)信号以禁用由行解码器进行的所有字线激活，或者使能未连接的字线选择(uwls)信号使所述行控制器仅激活未连接的字线，所述未连接的字线是未被连接到所述存储器单元的行的字线。

23、替代地，根据本发明的优选实施例，所述差分读取包括：使列传送栅极停止将所述位线对连接到所述局部数据线对，所述位线对还连接到所述存储器单元的所述列。

24、因此，根据本发明的优选实施例，提供了一种用于生成真随机数的方法。所述方法包括：将ram阵列的一部分中的差分线对预充电至预定电压、对所述差分线对上的差分信号进行空读取、接收来自所述空读取的空读取结果、以及基于空读取结果生成部分真随机数。

25、此外，根据本发明的优选实施例，当位线对被附接到所述感测放大器时，所述差分线对是所述位线对；或者当局部数据线对被附接到感测放大器时，所述差分线对是所述局部数据线对。

26、进一步地，根据本发明的优选实施例，所述空读取包括通过所述感测放大器对所述差分线对上的所述差分信号进行差分读取，而不在所述预充电之后将第二差分信号从存储器单元接收到所述差分线对上。

27、更进一步地，根据本发明的优选实施例，差分读取包括：使能字线地址禁用(wlad)信号以禁用由行解码器进行的所有字线激活，或者使能未连接的字线选择(uwls)信号使所述行控制器仅激活未连接的字线，所述未连接的字线是未被连接到所述存储器单元的行的字线。

28、替代地，根据本发明的优选实施例，所述差分读取包括：使列传送栅极停止将所述位线对连接到所述局部数据线对，所述位线对还连接到所述存储器单元的所述列。

29、另外，根据本发明的优选实施例，所述空读取是单个空读取、多个顺序空读取、或者多个同时空读取。

30、此外，根据本发明的优选实施例，所述方法包括：将空读取结果第一存储在ram阵列中。

31、进一步地，根据本发明的优选实施例，所述方法包括：第一连结两个空读取结果以形成经连结的空读取结果。

32、更进一步地，根据本发明的优选实施例，所述方法包括：将所述部分真随机数第二存储在所述ram阵列中。

33、此外，根据本发明的优选实施例，所述方法包括：将至少两个所述部分真随机数第二连接以形成真随机数。

34、另外，根据本发明的优选实施例，所述方法包括：通过以下操作在所述预充电之前调节所述差分线对：对于所述每个差分线对使存储的0和1的数量相等、执行附加ram no-op周期、第二执行有效读取操作、或者第三执行有效写入0并随后执行有效读取操作。