脉冲生成电路与数据校准电路的制作方法

本公开涉及集成电路，具体而言，涉及一种脉冲生成电路与数据校准电路。

背景技术：

1、roc(rx offset calibration，接收偏移校准)模块是存储器例如lpddr5x中校准ib(input buffer，输入缓冲器)中比较器两边管子mismatch(失配)的电路，主要通过osc(oscillator，晶振)产生一个时钟(clk)信号(可以表示为oscclk)，然后按照从左侧mismatch的极端值到右侧mismatch极端值的顺序去校准ib，当ib的数据发生翻转时，表明此时比较器的两边相匹配。当锁存器监测到ib出来的值翻转时，则将校准的code(编码)值锁存，作为校准的结果。

2、在仿真中，ib的翻转会存在glitch(毛刺)，当glitch正好碰到时钟信号的上升沿或下降沿时，则会锁存错误的code值。例如，仿真结果可参考图11。

3、需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

1、本公开的目的在于提供一种脉冲生成电路以及应用该脉冲生成电路的芯片。

2、本公开实施例提供一种脉冲生成电路，包括：第一数据采样电路，接收时钟信号、互补时钟信号和初始数据，用于根据所述时钟信号对所述初始数据进行采样得到第一采样数据，并根据所述互补时钟信号对所述初始数据进行采样得到第二采样数据，所述时钟信号和所述互补时钟信号互为反相信号；第一脉冲信号生成电路，耦接所述第一数据采样电路，接收所述第一采样数据和所述第二采样数据，用于根据所述第一采样数据和所述第二采样数据产生第一脉冲信号；第二数据采样电路，接收所述初始数据、时延时钟信号和互补时延时钟信号，用于根据所述时延时钟信号对所述初始数据进行采样得到第三采样数据，并根据所述互补时延时钟信号对所述初始数据进行采样得到第四采样数据，所述时延时钟信号和所述时钟信号之间具有相位差，且所述时延时钟信号和所述互补时延时钟信号互为反相信号；第二脉冲信号生成电路，耦接所述第二数据采样电路，接收所述第三采样数据和所述第四采样数据，用于根据所述第三采样数据和所述第四采样数据产生第二脉冲信号；脉冲合并电路，耦接所述第一脉冲信号生成电路和所述第二脉冲信号生成电路，接收所述第一脉冲信号和所述第二脉冲信号，用于将所述第一脉冲信号和所述第二脉冲信号合并成目标脉冲信号。

3、本公开实施例提供一种数据校准电路，包括：如本公开任一实施例所述的脉冲生成电路，耦接数据接收电路，所述数据接收电路用于在校准模式下输出所述初始数据，所述脉冲生成电路接收所述初始数据；锁存电路，耦接所述脉冲生成电路，接收所述目标脉冲信号，用于根据所述目标脉冲信号锁存校准数据；数据接收电路，耦接所述锁存电路，用于根据锁存后的所述校准数据对所述数据接收电路进行校准。

4、本公开实施例提供的脉冲生成电路包括第一数据采样电路、第一脉冲信号生成电路、第二数据采样电路、第二脉冲信号生成电路以及脉冲合并电路，第一数据采样电路可以根据时钟信号对初始数据进行采样得到第一采样数据，并根据与该时钟信号互为反相信号的互补时钟信号对该初始数据进行采样得到第二采样数据，第一脉冲信号生成电路可以根据该第一采样数据和该第二采样数据产生第一脉冲信号；此外，第二数据采样电路可以根据与该时钟信号之间具有相位差的时延时钟信号对该初始数据进行采样得到第三采样数据，并根据与该时延时钟信号互为反相信号的互补时延时钟信号对该初始数据进行采样得到第四采样数据，第二脉冲信号生成电路可以根据该第三采样数据和该第四采样数据产生第二脉冲信号；脉冲合并电路可以用于将该第一脉冲信号和该第二脉冲信号合并成目标脉冲信号，通过在时钟信号上加一个延迟，目标脉冲信号综合考虑了加了延迟之后的时延时钟信号，由此能够避免因为glitch使得生成的脉冲信号中会有多余的脉冲。

5、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

技术特征：

1.一种脉冲生成电路，其特征在于，包括：

2.如权利要求1所述的脉冲生成电路，其特征在于，还包括：

3.如权利要求2所述的脉冲生成电路，其特征在于，所述延迟电路包括多级子延迟电路，不同子延迟电路提供具有不同的延迟的所述时延时钟信号，所述延迟电路根据延时选择信号选择其中一个所述子延迟电路提供所述时延时钟信号。

4.如权利要求1所述的脉冲生成电路，其特征在于，所述第二数据采样电路具有m个第二数据采样子电路，所述第二脉冲信号生成电路具有m个第二脉冲信号生成子电路，第i个第二数据采样子电路与第i个第二脉冲信号生成子电路连接，m为大于或等于1的正整数，i为大于或等于1且小于或等于m的正整数。

5.如权利要求1至4任一项所述的脉冲生成电路，其特征在于，所述时钟信号与所述时延时钟信号之间的相位差不等于二分之一时钟周期的整数倍，其中所述时钟信号和所述时延时钟信号的时钟周期相同。

6.如权利要求1所述的脉冲生成电路，其特征在于，所述第一数据采样电路包括：

7.如权利要求6所述的脉冲生成电路，其特征在于，所述第一脉冲信号生成电路包括：

8.如权利要求6所述的脉冲生成电路，其特征在于，所述第一触发器和所述第二触发器均为d触发器。

9.如权利要求6至8任一项所述的脉冲生成电路，其特征在于，所述第二数据采样电路包括：

10.如权利要求9所述的脉冲生成电路，其特征在于，所述第二脉冲信号生成电路包括：

11.如权利要求9所述的脉冲生成电路，其特征在于，所述第三触发器和所述第四触发器均为d触发器。

12.如权利要求1所述的脉冲生成电路，其特征在于，所述脉冲合并电路包括：

13.一种数据校准电路，其特征在于，包括：

14.如权利要求13所述的数据校准电路，其特征在于，所述校准数据包括第一校准数据、第二校准数据和第三校准数据；

15.如权利要求14所述的数据校准电路，其特征在于，所述第五触发器、所述第六触发器和所述第七触发器均为d触发器。

技术总结本公开提供一种脉冲生成电路与数据校准电路。脉冲生成电路包括：第一数据采样电路，用于根据时钟信号对初始数据进行采样得到第一采样数据，并根据互补时钟信号对初始数据进行采样得到第二采样数据；第一脉冲信号生成电路，耦接第一数据采样电路，用于根据第一采样数据和第二采样数据产生第一脉冲信号；第二数据采样电路，用于根据时延时钟信号对初始数据进行采样得到第三采样数据，并根据互补时延时钟信号对初始数据进行采样得到第四采样数据，时延时钟信号和时钟信号之间具有相位差；第二脉冲信号生成电路，用于根据第三采样数据和第四采样数据产生第二脉冲信号；脉冲合并电路，用于将第一脉冲信号和第二脉冲信号合并成目标脉冲信号。技术研发人员：朱玲,田凯,关琢玮受保护的技术使用者：长鑫存储技术有限公司技术研发日：技术公布日：2024/3/11