半导体晶片及序列检查电路的制作方法

本揭示内容是有关于一种半导体晶片，且特别是指一种包含序列检查电路的半导体晶片。

背景技术：

1、在高频宽记忆体的规范中，指令/地址物理层(command/address phy，caphy)被设计为仅有传输端，而没有接收端。因此，在可测试性设计(design for testability，dft)中，指令/地址物理层没有像数据位元组物理层(data quadword phy，dqphy)一样有数据回送式样(loopback pattern)的机制，以供测试检验。有鉴于此，有必要对现有设计进行改善，以满足要求。

技术实现思路

1、本揭示内容的一态样为一半导体晶片。该半导体晶片包含一物理层以及一处理电路。该物理层包含一输入输出电路、至少一序列检查电路以及至少一信号传输路径，其中该至少一序列检查电路用以根据经由该输入输出电路传输的一时脉信号以及经由该至少一信号传输路径传输的至少一测试数据信号产生至少一测试结果信号。该处理电路电性耦接于该物理层，并用以根据该至少一测试结果信号的电压位准判断该至少一信号传输路径的运作状态。

2、于一些实施例中，该至少一测试数据信号包含多个数据值，且该至少一序列检查电路用以根据该时脉信号对所述多个数据值中的每一者进行至少一次检查。

3、于一些实施例中，该至少一序列检查电路包含一移位暂存器电路以及一输出端逻辑门。该移位暂存器电路用以根据该时脉信号的多个上升缘及多个下降缘检查该至少一测试数据信号的所述多个数据值，以输出一第一检查结果信号。该输出端逻辑门用以根据该第一检查结果信号的电压位准输出该至少一测试结果信号。

4、于一些实施例中，该移位暂存器电路包含序列连接的多个第一正反器、序列连接的多个第二正反器、一第三正反器、一第一逻辑门、一第四正反器以及一第二逻辑门。所述多个第一正反器用以根据该时脉信号的所述多个上升缘依次暂存奇数项的所述多个数据值。所述多个第二正反器用以根据该时脉信号的所述多个下降缘依次暂存偶数项的所述多个数据值。该第三正反器用以根据该时脉信号的所述多个上升缘暂存所述多个第二正反器中的一者所暂存的数据值。该第一逻辑门用以根据所述多个第一正反器中的一者于一第一时间所暂存的数据值及该第三正反器于该第一时间所暂存的数据值计算一第一计算逻辑值。该第四正反器用以根据该时脉信号的所述多个上升缘暂存该第一计算逻辑值。该第二逻辑门用以根据该第一计算逻辑值与所述多个第一正反器中的另一者于该第一时间之后的一第二时间所暂存的数据值计算一第一验证逻辑值作为该第一检查结果信号。

5、于一些实施例中，该至少一序列检查电路还包含一第一闩锁电路。该一第一闩锁电路耦接于该移位暂存器电路与该输出端逻辑门之间，并用以根据一控制信号选择性地输出该第一检查结果信号至该输出端逻辑门。

6、于一些实施例中，该至少一测试数据信号包含多个数据值，且该至少一序列检查电路用以根据该时脉信号对所述多个数据值中的每一者进行至少两次检查。

7、于一些实施例中，该至少一序列检查电路包含一移位暂存器电路以及一输出端逻辑门。该移位暂存器电路用以根据该时脉信号的多个上升缘及多个下降缘检查该至少一测试数据信号的所述多个数据值，以输出一第一检查结果信号及一第二检查结果信号。该输出端逻辑门用以根据该第一检查结果信号的电压位准以及该第二检查结果信号的电压位准输出该至少一测试结果信号。

8、于一些实施例中，该移位暂存器电路包含序列连接的多个第一正反器、序列连接的多个第二正反器、一第三正反器、一第一逻辑门、一第四正反器、一第二逻辑门、一第五正反器、一第三逻辑门、一第六正反器以及一第四逻辑门。所述多个第一正反器用以根据该时脉信号的所述多个上升缘依次暂存奇数项的所述多个数据值。所述多个第二正反器用以根据该时脉信号的所述多个下降缘依次暂存偶数项的所述多个数据值。该第三正反器用以根据该时脉信号的所述多个上升缘暂存所述多个第二正反器中的一者所暂存的数据值。该第一逻辑门用以根据所述多个第一正反器中的一者于一第一时间所暂存的数据值及该第三正反器于该第一时间所暂存的数据值计算一第一计算逻辑值。该第四正反器用以根据该时脉信号的所述多个上升缘暂存该第一计算逻辑值。该第二逻辑门用以根据该第一计算逻辑值与所述多个第一正反器中的另一者于该第一时间之后的一第二时间所暂存的数据值计算一第一验证逻辑值作为该第一检查结果信号。该第五正反器用以根据该时脉信号的所述多个下降缘暂存所述多个第一正反器中的该者所暂存的数据值。该第三逻辑门用以根据所述多个第二正反器中的该者于一第三时间所暂存的数据值及该第五正反器于该第三时间所暂存的数据值计算一第二计算逻辑值。该第六正反器用以根据该时脉信号的所述多个下降缘暂存该第二计算逻辑值。该第四逻辑门用以根据该第二计算逻辑值与所述多个第二正反器中的另一者于该第三时间之后的一第四时间所暂存的数据值计算一第二验证逻辑值作为该第二检查结果信号。

9、于一些实施例中，该至少一序列检查电路还包含一第一闩锁电路以及一第二闩锁电路。该第一闩锁电路耦接于该移位暂存器电路与该输出端逻辑门的一第一输入端之间，并用以根据一控制信号选择性地输出该第一检查结果信号至该输出端逻辑门。该第二闩锁电路耦接于该移位暂存器电路与该输出端逻辑门的一第二输入端之间，并用以根据该控制信号选择性地输出该第二检查结果信号至该输出端逻辑门。

10、于一些实施例中，该处理电路根据具有一第一电压位准的该至少一测试结果信号判断该至少一信号传输路径正常运作。该处理电路根据具有一第二电压位准的该至少一测试结果信号判断该至少一信号传输路径未正常运作，其中该第二电压位准不同于该第一电压位准。

11、于一些实施例中，该半导体晶片还包含一记忆体电路，且该记忆体电路用以电性耦接于该物理层。

12、于一些实施例中，该半导体晶片还包含一中介层，且该物理层与该记忆体电路经由该中介层耦接于彼此。

13、本案的另一态样为一序列检查电路。该序列检查电路用以检查经由一物理层的一信号传输路径传输的一测试数据信号，并包含一移位暂存器电路以及一输出端逻辑门。该移位暂存器电路用以根据一时脉信号的多个上升缘及多个下降缘对该测试数据信号的多个数据值中的每一者进行一次检查，以输出一第一检查结果信号。该输出端逻辑门用以接收该第一检查结果信号，以输出一测试结果信号，其中该测试结果信号用以指示该信号传输路径的运作状态。

14、于一些实施例中，该移位暂存器电路包含序列连接的多个第一正反器、序列连接的多个第二正反器、一第三正反器、一第一逻辑门、一第四正反器以及一第二逻辑门。所述多个第一正反器用以根据该时脉信号的所述多个上升缘依次暂存奇数项的所述多个数据值。所述多个第二正反器用以根据该时脉信号的所述多个下降缘依次暂存偶数项的所述多个数据值。该第三正反器用以根据该时脉信号的所述多个上升缘暂存所述多个第二正反器中的一者所暂存的数据值。该第一逻辑门用以根据所述多个第一正反器中的一者于一第一时间所暂存的数据值及该第三正反器于该第一时间所暂存的数据值计算一第一计算逻辑值。该第四正反器用以根据该时脉信号的所述多个上升缘暂存该第一计算逻辑值。该第二逻辑门用以根据该第一计算逻辑值与所述多个第一正反器中的另一者于该第一时间之后的一第二时间所暂存的数据值计算一第一验证逻辑值作为该第一检查结果信号。

15、于一些实施例中，该序列检查电路还包含一第一闩锁电路。该第一闩锁电路耦接于该移位暂存器电路与该输出端逻辑门之间，并用以根据一控制信号选择性地输出该第一检查结果信号至该输出端逻辑门。该输出端逻辑门还用以根据该第一检查结果信号的电压位准输出该测试结果信号。

16、于一些实施例中，该移位暂存器电路还用以根据该时脉信号的所述多个上升缘及所述多个下降缘对该测试数据信号的所述多个数据值中的每一者进行另一次检查，以输出一第二检查结果信号。

17、于一些实施例中，该移位暂存器电路包含序列连接的多个第一正反器、序列连接的多个第二正反器、一第三正反器、一第一逻辑门、一第四正反器、一第二逻辑门、一第五正反器、一第三逻辑门、一第六正反器以及一第四逻辑门。所述多个第一正反器用以根据该时脉信号的所述多个上升缘依次暂存奇数项的所述多个数据值。所述多个第二正反器用以根据该时脉信号的所述多个下降缘依次暂存偶数项的所述多个数据值。该第三正反器用以根据该时脉信号的所述多个上升缘暂存所述多个第二正反器中的一者所暂存的数据值。该第一逻辑门用以根据所述多个第一正反器中的一者于一第一时间所暂存的数据值及该第三正反器于该第一时间所暂存的数据值计算一第一计算逻辑值。该第四正反器用以根据该时脉信号的所述多个上升缘暂存该第一计算逻辑值。该第二逻辑门用以根据该第一计算逻辑值与所述多个第一正反器中的另一者于该第一时间之后的一第二时间所暂存的数据值计算一第一验证逻辑值作为该第一检查结果信号。该第五正反器用以根据该时脉信号的所述多个下降缘暂存所述多个第一正反器中的该者所暂存的数据值。该第三逻辑门用以根据所述多个第二正反器中的该者于一第三时间所暂存的数据值及该第五正反器于该第三时间所暂存的数据值计算一第二计算逻辑值。该第六正反器用以根据该时脉信号的所述多个下降缘暂存该第二计算逻辑值。该第四逻辑门用以根据该第二计算逻辑值与所述多个第二正反器中的另一者于该第三时间之后的一第四时间所暂存的数据值计算一第二验证逻辑值作为该第二检查结果信号。

18、于一些实施例中，该第一逻辑门与该第三逻辑门各自为异或(xor)门，且该第二逻辑门与该第四逻辑门各自为异或非(xnor)门。

19、于一些实施例中，该序列检查电路还包含一第一闩锁电路以及一第二闩锁电路。该第一闩锁电路耦接于该移位暂存器电路与该输出端逻辑门的一第一输入端之间，并用以根据一控制信号选择性地输出该第一检查结果信号至该输出端逻辑门。该第二闩锁电路耦接于该移位暂存器电路与该输出端逻辑门的一第二输入端之间，并用以根据该控制信号选择性地输出该第二检查结果信号至该输出端逻辑门。该输出端逻辑门还用以根据该第一检查结果信号的电压位准以及该第二检查结果信号的电压位准输出该测试结果信号。

20、于一些实施例中，该输出端逻辑门为与非(nand)门。

21、通过序列检查电路，本揭示内容的半导体晶片可建立一个适用于指令/地址物理层的数据回送式样机制，以提升可测试性设计的覆盖范围。此外，通过对测试数据信号的每个数据值检查至少一次，本揭示内容的序列检查电路能大幅减少正反器的使用数量，以缩减电路面积。