一种自适应负位线写辅助电路的制作方法

本发明涉及存储器，特别是涉及一种自适应负位线写辅助电路。

背景技术：

1、负位线电路作为最常用的存储器写辅助电路，具有电路结构相对简单和实际效果好的优点。然而由于信息产业对芯片能效的要求，芯片往往需要在不同的电压、温度等条件下进行工作。固定的辅助电路结构为了保证电路能在所有情况都能正常工作，往往会留有过多的设计余量。

技术实现思路

1、本发明的目的是提供一种自适应负位线写辅助电路，提高了存储器的工作频率。

2、为实现上述目的，本发明提供了如下方案：

3、一种自适应负位线写辅助电路，包括：负位线电路和参考单元；所述负位线电路用于拉低sram阵列中位线或者反位线的电压；所述参考单元接入所述sram阵列的一端，所述参考单元的位线与所述sram阵列的位线连接，所述参考单元的反位线与所述sram阵列的反位线连接；当所述参考单元和所述sram阵列进行写操作时，所述参考单元的字线电压低于所述sram阵列中进行写操作的sram单元的字线电压。

4、可选地，所述负位线电路包括第一电容、第二电容、第一反相器、第二反相器、第三反相器、第一与非门、第二与非门和第一mos管；所述第一电容的一端和所述第二电容的一端相连处记为控制端，所述控制端与所述第一mos管的源极连接，所述第一电容的另一端与所述第一反相器的输出端连接，所述第一反相器的输入端与所述第一与非门的输出端连接，所述第一与非门的第一输入端用于输入写使能信号，所述第一与非门的第二输入端用于输入第一控制信号，所述第二电容的另一端与所述第二反相器的输出端连接，所述第二反相器的输入端与所述第二与非门的输出端连接，所述第二与非门的第一输入端用于输入写使能信号，所述第一与非门的第二输入端用于输入第二控制信号，所述第三反相器的输入端用于输入写使能信号，所述第三反相器的输出端与所述第一mos管的栅极连接，所述第一mos管的漏极接地。

5、可选地，还包括第四反相器、第五反相器、第六反相器、第七反相器和第八反相器，所述第四反相器的输入端用于输入数据，所述第四反相器的输出端分别与所述第五反相器的输入端和第七反相器的输出端连接，所述第五反相器的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端与所述第八反相器的输入端连接，所述第八反相器的输出端连接所述sram阵列的反位线，所述第七反相器的输出端连接所述sram阵列的位线，所述第七反相器和所述第八反相器均与所述控制端连接。

6、可选地，所述参考单元包括存储单元、第二mos管、第三mos管、第四mos管、第五mos管、第六mos管、第七mos管、第八mos管、第九mos管、第十mos管、第十一mos管、第十二mos管和第九反相器；所述存储单元的结构与所述sram阵列中sram单元的结构相同；

7、所述第二mos管的第一极用于连接第一负字线，所述第二mos管的第二极与所述存储单元的第一存储点连接，所述第三mos管的第一极与所述参考单元的位线连接，所述第二mos管的第三极与所述第三mos管的第二极连接，所述第三mos管的第三极接地，所述第六mos管的第一极与所述存储单元的第一存储点连接，所述第六mos管的第二极与所述控制端连接，第七mos管的第一极与所述参考单元的位线连接，所述第六mos管的第三极与所述第七mos管的第二极连接，所述第七mos管的第三极接地；

8、所述第四mos管的第一极用于连接第一负字线，所述第四mos管的第二极与所述存储单元的第二存储点连接，所述第五mos管的第一极与所述参考单元的反位线连接，所述第四mos管的第三极与所述第五mos管的第二极连接，所述第五mos管的第三极接地，所述第八mos管的第一极与所述存储单元的第二存储点连接，所述第八mos管的第二极与所述控制端连接，第九mos管的第一极与所述参考单元的反位线连接，所述第八mos管的第三极与所述第九mos管的第二极连接，所述第九mos管的第三极接地；

9、所述第十一mos管的第一极与所述第九反相器的输出端连接，所述第九反相器的输入端和所述第十二mos管的第一极连接，所述第九反相器的输入端用于输入写使能信号，所述第十一mos管的第二极与电源连接，所述第十一mos管的第三极与所述第十二mos管的第二极连接，所述第十二mos管的第三极接地，所述第十mos管的第一极与所述第九反相器的输出端连接，所述第十mos管的第二极分别与所述第十一mos管的第三极和所述参考单元的字线连接。

10、可选地，所述存储单元包括第十三mos管、第十四mos管、第十反相器和第十一反相器；所述第十三mos管和所述第十四mos管的第一极均与所述参考单元的字线连接，所述第十三mos管的第二极与所述参考单元的位线连接，所述第十四mos管的第二极与所述参考单元的反位线连接，所述第十三mos管的第三极分别与所述第十反相器的输入端和所述第十一反相器的输出端连接，所述第十四mos管的第三极分别与所述第十反相器的输出端和所述第十一反相器的输入端连接，所述第十三mos管的第三极为所述存储单元的第一存储点，所述第十四mos管的第三极为所述存储单元的第二存储点。

11、可选地，所述第十一mos管为pmos管，所述第十二mos管为nmos管，所述第十一mos管的第三极为漏极，所述第十二mos管的第二极为漏极。

12、根据本发明提供的具体实施例，本发明公开了以下技术效果：

13、本发明通过参考单元来模拟sram阵列中写性能最差的单元，进而根据参考单元的写入情况，来自动调整负位线的下拉时间，提高了存储器的工作可靠性和工作频率。

技术特征：

1.一种自适应负位线写辅助电路，其特征在于，包括：负位线电路和参考单元；所述负位线电路用于拉低sram阵列中位线或者反位线的电压；所述参考单元接入所述sram阵列的一端，所述参考单元的位线与所述sram阵列的位线连接，所述参考单元的反位线与所述sram阵列的反位线连接；当所述参考单元和所述sram阵列进行写操作时，所述参考单元的字线电压低于所述sram阵列中进行写操作的sram单元的字线电压。

2.根据权利要求1所述的自适应负位线写辅助电路，其特征在于，所述负位线电路包括第一电容、第二电容、第一反相器、第二反相器、第三反相器、第一与非门、第二与非门和第一mos管；所述第一电容的一端和所述第二电容的一端相连处记为控制端，所述控制端与所述第一mos管的源极连接，所述第一电容的另一端与所述第一反相器的输出端连接，所述第一反相器的输入端与所述第一与非门的输出端连接，所述第一与非门的第一输入端用于输入写使能信号，所述第一与非门的第二输入端用于输入第一控制信号，所述第二电容的另一端与所述第二反相器的输出端连接，所述第二反相器的输入端与所述第二与非门的输出端连接，所述第二与非门的第一输入端用于输入写使能信号，所述第一与非门的第二输入端用于输入第二控制信号，所述第三反相器的输入端用于输入写使能信号，所述第三反相器的输出端与所述第一mos管的栅极连接，所述第一mos管的漏极接地。

3.根据权利要求2所述的自适应负位线写辅助电路，其特征在于，还包括第四反相器、第五反相器、第六反相器、第七反相器和第八反相器，所述第四反相器的输入端用于输入数据，所述第四反相器的输出端分别与所述第五反相器的输入端和第七反相器的输出端连接，所述第五反相器的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端与所述第八反相器的输入端连接，所述第八反相器的输出端连接所述sram阵列的反位线，所述第七反相器的输出端连接所述sram阵列的位线，所述第七反相器和所述第八反相器均与所述控制端连接。

4.根据权利要求2所述的自适应负位线写辅助电路，其特征在于，所述参考单元包括存储单元、第二mos管、第三mos管、第四mos管、第五mos管、第六mos管、第七mos管、第八mos管、第九mos管、第十mos管、第十一mos管、第十二mos管和第九反相器；所述存储单元的结构与所述sram阵列中sram单元的结构相同；

5.根据权利要求4所述的自适应负位线写辅助电路，其特征在于，所述存储单元包括第十三mos管、第十四mos管、第十反相器和第十一反相器；所述第十三mos管和所述第十四mos管的第一极均与所述参考单元的字线连接，所述第十三mos管的第二极与所述参考单元的位线连接，所述第十四mos管的第二极与所述参考单元的反位线连接，所述第十三mos管的第三极分别与所述第十反相器的输入端和所述第十一反相器的输出端连接，所述第十四mos管的第三极分别与所述第十反相器的输出端和所述第十一反相器的输入端连接，所述第十三mos管的第三极为所述存储单元的第一存储点，所述第十四mos管的第三极为所述存储单元的第二存储点。

6.根据权利要求4所述的自适应负位线写辅助电路，其特征在于，所述第十一mos管为pmos管，所述第十二mos管为nmos管，所述第十一mos管的第三极为漏极，所述第十二mos管的第二极为漏极。

技术总结本发明公开一种自适应负位线写辅助电路，涉及存储器技术领域，该电路包括：负位线电路和参考单元；所述负位线电路用于拉低SRAM阵列中位线或者反位线的电压；所述参考单元接入所述SRAM阵列的一端，所述参考单元的位线与所述SRAM阵列的位线连接，所述参考单元的反位线与所述SRAM阵列的反位线连接；当所述参考单元和所述SRAM阵列进行写操作时，所述参考单元的字线电压低于所述SRAM阵列中进行写操作的SRAM单元的字线电压。本发明提高了存储器的工作频率。技术研发人员：庞亮,游恒,尚德龙,周玉梅受保护的技术使用者：中科南京智能技术研究院技术研发日：技术公布日：2024/5/16