一种快速切换频点和Die的ONFIPHY训练装置及方法与流程

本发明涉及onfi phy训练，具体为一种快速切换频点和die的onfi phy训练装置及方法。

背景技术：

1、对于当前市场上的3d nand flash颗粒，在同一个package中单个channel可以支持1到多个die（如1die/channel，2die/channel，4die/channel）。ufs，ssd等实际产品有多种体现形式，如nand flash和soc分开封装，nand flash和soc进行合封。整个系统的稳定工作离不开各种训练，在启动的时候需要做初始化的nand dcc training，read training和write training等一系列训练，对于nv-lpddr4还需要internal vrefq training等。

2、现有技术中，通过增加不同die的有效数据窗口，实现不同die之间的training配置值切换，即使在不同ce的skew比较大时，也能够获得最大有效数据窗口，从而快速稳定地实现单channel多die的training配置的快速切换，不同die配置的动态无感切换。

3、但是，整个系统实际使用过程当中，需要频繁切换onfi phy的工作频率和flashdie，若每一次的切换都需要重新启动初始化流程，会带来大量的切换延迟，以及增加整个系统的功耗。

4、基于此，设计改进一种无需重新启动初始化流程，从而节省频率和die的切换时间，进一步降低系统功耗的快速切换频率和die的onfi phy训练装置及方法。

技术实现思路

1、本发明的目的在于提供一种快速切换频点和die的onfi phy训练装置及方法，以解决上述背景技术中提出的问题。

2、为实现上述目的，本发明提供如下技术方案：

3、一种快速切换频点和die的onfi phy训练装置，包括：

4、检测电路，所述检测电路包括四组级联的d触发器、反相器和与门电路，每组的所述d触发器和所述反相器级联，所述d触发器和反相器的输出端均和所述与电路的输入端级联，四组的所述d触发器的输入端依次级联有ce0端、ce1端、ce2端和ce3端，所述检测电路用于检测信号的上升沿或下降沿，以触发相应的操作，所述检测电路还包括编码器，所述编码器的输入端和所述与电路的输出端级联，用于将检测电路产生的4bit的数据转换为2bit的数据；

5、频点选择电路，所述频点选择电路为第一mux电路，所述第一mux电路的sel端、输入端和所述编码器的输出端级联，用于将所述编码器输出的ce信号传输到第一mux电路的sel端，控制所述第一mux电路的输出端输出；

6、存储电路，所述存储电路包括第二mux电路和寄存器，所述寄存器的内部包括模板a、模板b和模板c，所述第二mux电路的sel端和所述第一mux电路的输出端级联，用于将所述第一mux电路输出的数据传输到第二mux电路的sel端，控制所述模板a、模板b和模板c的输出，所述寄存器的输出端和所述第二mux电路的输入端级联，用于将模板a、模板b和模板c存储的training配置值输出到第二mux电路的输入端，所述第二mux电路的输出端分别和写入校准延迟线、读取校准延迟线和读取数据通路先进先出队列级联，所述模板a用于将存储的training配置值传输到所述写入校准延迟线，所述模板b用于将存储的training配置值传输到所述读取校准延迟线，所述模板c用于将存储的training配置值传输到所述读取数据通路先进先出队列。

7、进一步地，所述模板a中设置有ce0、ce1、ce2和ce3信号，所述ce0、ce1、ce2和ce3信号的地址均和entry0～m的地址对应，所述entry0～m的地址和频点0～m的地址一一对应，所述模板a中的ce0、ce1、ce2和ce3信号存储的数据均不同，所述模板b中设置有ce0、ce1、ce2和ce3信号,所述ce0、ce1、ce2和ce3信号的地址均和entry0～n的地址对应,所述entry0～n的地址和频点0～n的地址一一对应，所述模板b中的ce0、ce1、ce2和ce3信号存储的数据均不同，所述模板c中设置有ce0、ce1、ce2和ce3信号，所述ce0、ce1、ce2和ce3信号的地址均和entry0～l的地址对应，所述entry0～l的地址和频点0～l的地址一一对应，所述模板c中的ce0、ce1、ce2和ce3信号存储的数据均不同。

8、进一步地，所述模板a、模板b和模板c内的每一die均存储有bit[x:0]的raining配置值，所述bit[x:0]中的x的取值根据最长的delay line的长度确定。

9、进一步地，所述die的层数和ce的数量相对应。

10、进一步地，所述编码器为组合数字逻辑电路，所述组合数字逻辑电路采用与门电路和非门电路搭建。

11、进一步地，所述第一mux电路和第二mux电路均为4选1的数字逻辑电路。

12、一种快速切换频点 和die的onfi phy训练方法，具体步骤包括：

13、s1.首先利用nand phy接收onfi controller的ce0信号，即通过检测电路获取soc在访问时的ce0，当检测电路检测到ce0信号被触发，处于下降沿，则说明了系统正在操作ce0对应的nand target，ce1、ce2、ce3均未检测到下降沿，说明并未操作对应的nandtargets，则ce3、ce2、ce1和ce0检测电路产生4bit的数据,对应的二进制数为0001，二进制数0001经过编码器的转换，转换成2bit的数据，对应的二进制数为00；

14、s2.然后编码器将二进制数00输出到第一mux电路，根据设置，当第一mux电路的sel端接收到编码器输出的二进制数00时，控制第一mux电路的输出端输出二进制数00，即第一种频点；

15、s3.第一mux电路将二进制数00输出到第二mux电路，二进制数00作为第二mux电路的sel端，控制控制模板a/b/c中ce信号的输出，根据设置，二进制数00和ce0对应，ce0和die0对应，模板a中ce0信号的地址和entry0～m信号的地址对应，模板b中ce0信号的地址和entry0～n信号的地址对应，模板c中ce0信号的地址和entry0～l信号的地址对应，然后第二mux电路将模板a、模板b和模板c内的配置值同步输出到对应的写入校准延迟线、读取校准延迟线和读取数据通路先进先出队列中；

16、s4.同理，当切换到ce1、ce2和ce3 时，重复步骤s1～s3。

17、与现有技术相比，本发明的有益效果是：

18、本发明通过将d触发器和反相器级联，d触发器和反相器的输出端均和与电路的输入端级联，d触发器的输入端依次级联有ce0端、ce1端、ce2端和ce3端，编码器的输入端和与电路的输出端级联，第一mux电路的sel端、输入端和编码器的输出端级联，第二mux电路的sel端和第一mux电路的输出端级联，寄存器的输出端和第二mux电路的输入端级联，第二mux电路的输出端分别和写入校准延迟线、读取校准延迟线和读取数据通路先进先出队列级联，不仅可以弥补不同die之间的skew问题，增加不同die的有效数据窗口，实现不同die之间的training配置值切换，还可以在不同die之间的training配置值切换时，无需重新启动初始化流程，从而节省频点和die的切换时间，进一步降低系统功耗。