存储器装置、页缓冲器电路及集成电路的制作方法

本公开是有关于一种电子元件及电子电路，且特别是有关于一种存储器装置、页缓冲器电路及集成电路。

背景技术：

1、集成电路存储器装置变得越来越小，速度也越来越快。存储器装置的尺寸受限于页缓冲器电路的实际感测电容的尺寸。为了感测储存在存储器装置中的数据，实际感测电容需要采用较大电容，而通常需要较大的面积。因此，需要开发一种无需实际感测电容即可提供大且稳定电容的页缓冲器电路。

技术实现思路

1、本公开描述用于管理存储器装置中的页缓冲器电路的方法、系统、设备、电路和技术，例如通过页缓冲器来形成寄生电容，而无需使用任何实际电容或任何额外的金属布线。其中页缓冲器使用的是现有的金属线路(如全局数据总线(dbus)金属线)。

2、根据本公开的一方面的特征，提供一种存储器装置。存储器装置包括一存储单元阵列、一页缓冲器电路及一高速缓冲数据锁存器(cache data latch，cdl)电路。存储单元阵列包括多个存储单元。页缓冲器电路包括多个页缓冲器。所述多个页缓冲器耦接于一存储单元阵列。高速缓存数据锁存器包括多个高速缓存。所述多个高速缓存通过多个数据总线(dbus)分段耦接到页缓冲器电路中的多个页缓冲器。所述多个数据总线分段用于电性连接在一起，以形成用于数据传输的数据总线。所述多个数据总线分段的各个数据总线分段对应于一个页缓冲器，并且用于与至少一个相邻数据总线分段电性隔离，以进行存储单元阵列的数据感测。各个数据总线分段用于与页缓冲器中的对应的一内部导线形成一寄生电容，以用于数据感测。

3、在一些实施例中，存储器装置还包括多条位线。所述多个位线耦接在存储单元阵列和页缓冲器电路之间。各个页缓冲器通过各个位线电性耦接到存储单元阵列中的对应的一个存储单元。

4、在一些实施例中，存储器装置包括多个连接晶体管。所述多个连接晶体管耦接在相邻的数据总线分段之间。所述多个连接晶体管开启时，所述多个数据总线分段电性连接在一起，而形成数据总线。所述多个连接晶体管关闭时，所述多个数据总线分段电性隔离。各个数据总线分段可作页缓冲器的一感测节点，以与页缓冲器中的至少一内部导线形成感测电容。

5、在一些实施例中，各个连接晶体管耦接于相邻的两个数据总线分段之间，且位于对应这两个相邻数据总线分段的相邻的页缓冲器之间。

6、在一些实施例中，各个页缓冲器包括一第一晶体管。第一晶体管作为对应某一页缓冲器与某一数据总线分段的一个连接晶体管。第一晶体管具有一第一端、一第二端及一栅极端。第一晶体管的第一端耦接于上述页缓冲器的数据总线分段。第一晶体管的第二端耦接于邻近页缓冲器邻近的一个数据总线分段。第一晶体管的栅极端用于接收一控制信号，以开启或关闭第一晶体管。

7、在一些实施例中，各该页缓冲器还包括一第二晶体管。各个第二晶体管具有一第一端、一第二端及一栅极端。第二晶体管的第一端通过至少一条内部导线耦接到页缓冲器中的一或多个锁存器。第二晶体管的第二端耦接到数据总线分段。第二晶体管的栅极端用于接收一第二控制信号，以开启或关闭第二晶体管。存储器装置用于开启所述多个连接晶体管后，电性连接所述多个数据总线分段，以形成数据总线。所述多个存储器装置用于开启所述多个页缓冲器之一的第二晶体管，并关闭其余页缓冲器的第二晶体管，使得储存于开启的页缓冲器中数据，通过数据总线，被传输到高速缓存数据锁存器(cdl)电路的对应的高速缓存。

8、在一些实施例中，第二晶体管被开启且所述多个连接晶体管被关闭而电性隔离所述多个数据总线分段时，数据总线分段耦接到一供电电压，以对页缓冲器的寄生电容进行预充电。

9、在一些实施例中，各该页缓冲器包括一数据总线分段及一分段晶体管。数据总线分段具有一第一子分段及一第二子分段。分段晶体管耦接于第一子分段与第二子分段之间。分段晶体管开启时，第一子分段与第二子分段电性连接，以形成数据总线分段，使得所述多个数据总线分段电性连接成数据总线。分段晶体管关闭时，第一子分段与第二子分段电性隔离，使得第一子分段与页缓冲器中的对应的一内部导线形成一寄生电容。

10、在一些实施例中，第一子分段为一非耦合噪声子分段。第二子分段为一耦合噪声子分段。

11、在一些实施例中，数据总线分段的第一子分段位于页缓冲器中的内部数据线(idl)附近。数据总线分段的第二子分段位于位线附近，页缓冲器通过位线耦接到存储单元阵列。

12、在一些实施例中，所述多个页缓冲器包括依序排列在页缓冲器电路中的一第一页缓冲器和一第二页缓冲器。第一页缓冲器的一第二子分段通过所述多个连接晶体管之一耦接于第二页缓冲器的一第一子分段。

13、在一些实施例中，所述多个页缓冲器包括一第一页缓冲器、一第二页缓冲器及一第三页缓冲器。第一页缓冲器、第二页缓冲器及第三页缓冲器排列在页缓冲器电路中。第一页缓冲器与第二页缓冲器的所述多个第二子分段相互电性耦接。第一页缓冲器与第二页缓冲器的所述多个第一子分段通过对应的连接晶体管相互耦接。在一些实施例中，第一页缓冲器与第三页缓冲器不包括连接晶体管，第二页缓冲器页缓冲器包括对应的连接晶体管。

14、在一些实施例中，所述多个页缓冲器包括多对第一页缓冲器及第二页缓冲器。第一页缓冲器及第二页缓冲器排列在页缓冲器电路中。第一页缓冲器与第二页缓冲器的第二子分段电性连接在一起。第一页缓冲器与第二页缓冲器的第一子分段通过对应的所述多个连接晶体管分别耦接于邻近对的页缓冲器的第一子分段。

15、在一些实施例中，页缓冲器电路的各个页缓冲器包括多个锁存器。各个锁存器电性耦接于页缓冲器的一内部数据线(inner data line，idl)。内部数据线用于与页缓冲器对应的数据总线分段，形成一寄生电容。

16、在一些实施例中，内部数据线与对应的数据总线分段相邻且平行设置，并通过绝缘材料电性隔离。在一些实施例中，多个数据总线分段和多个页缓冲器的内部导线可以形成于与存储单元阵列相邻的一层中。

17、在一些实施例中，页缓冲器电路的各个页缓冲器包括一感测锁存器及一锁存晶体管。感测锁存器耦接于存储单元阵列。锁存晶体管耦接于感测锁存器与内部数据线之间。锁存晶体管在开启时，使感测锁存器与内部数据线导通。锁存晶体管在关闭时，使感测锁存器与内部数据线隔离。

18、在一些实施例中，页缓冲器电路的各个页缓冲器包括一升压晶体管。各个升压晶体管具有一第一端、一第二端及一栅极端。升压晶体管的第一端耦接于内部数据线。升压晶体管的第二端用于接收一升压信号。升压晶体管的栅极端用于接收一控制信号，以开启或关闭升压晶体管。升压晶体管用于被开启，以根据升压信号的一电压电平，控制内部数据线的一电压电平。

19、根据本公开另一方面的特征，提供一种页缓冲器电路。页缓冲器电路包括多个页缓冲器及多个数据总线(data bus，dbus)分段。所述多个数据总线分段用于电性连接为一数据总线。各个数据总线分段对应于所述多个页缓冲器的其中之一，且与至少一邻近数据总线分段电性隔离，以与页缓冲器的一内部导线形成一寄生电容。

20、在一些实施例中，页缓冲器电路包括多个连接晶体管。所述多个连接晶体管耦接于所述多个相邻的数据总线分段。所述多个连接晶体管开启时，所述多个数据总线分段电性连接在一起，而形成数据总线。所述多个连接晶体管关闭时，所述多个数据总线分段电性隔离。

21、在一些实施例中，各该页缓冲器包括一数据总线分段、一第一晶体管及一第二晶体管。第一晶体管为对应页缓冲器的一连接晶体管。第二晶体管具有一第一端、一第二端及一栅极端。第二晶体管的第一端通过至少一条内部导线耦接到页缓冲器中的一或多个锁存器。第二晶体管的第二端耦接到数据总线分段，第二晶体管的栅极端用于接收一第二控制信号，以开启或关闭第二晶体管。所述多个连接晶体管开启时，使所述多个数据总线分段电性连接，以形成数据总线。所述多个页缓冲器的其中之一的第二晶体管开启，且其余的所述多个页缓冲器的所述多个第二晶体管关闭时，储存于开启的页缓冲器中的数据，通过数据总线，被传输到高速缓存数据锁存器(cdl)电路对应的一高速缓存。

22、在一些实施例中，所述多个页缓冲器包括一数据总线分段及一分段晶体管。数据总线分段具有一第一子分段及一第二子分段。分段晶体管耦接于第一子分段与第二子分段之间。分段晶体管开启时，第一子分段与第二子分段电性连接，以形成数据总线分段，使得所述多个数据总线分段电性连接成数据总线。分段晶体管关闭时，第一子分段与第二子分段电性隔离，使得第一子分段与页缓冲器中对应的一内部导线形成一寄生电容。

23、在一些实施例中，所述多个页缓冲器包括依序排列于页缓冲器的一第一页缓冲器及一第二页缓冲器。第一页缓冲器的一第二子分段通过所述多个连接晶体管之一耦接于第二页缓冲器的第一子分段。

24、在一些实施例中，所述多个页缓冲器包括依序排列的一第一页缓冲器、一第二页缓冲器及一第三页缓冲器。第一页缓冲器与第二页缓冲器的所述多个第二子分段可以相互耦接。第一页缓冲器与第二页缓冲器的所述多个第一子分段通过对应的连接晶体管相互耦接。第一页缓冲器与第三页缓冲器不包括连接晶体管。第二页缓冲器可以包括对应的连接晶体管。

25、在一些实施例中，所述多个页缓冲器包括多个锁存器、一感测锁存器及一锁存晶体管。各个锁存器电性耦接于页缓冲器的一内部数据线(inner data line，idl)。锁存晶体管耦接于感测锁存器与内部数据线之间。锁存晶体管在开启时，使感测锁存器与内部数据线导通。锁存晶体管在关闭时，使感测锁存器与内部数据线隔离。页缓冲器的内部数据线用于与页缓冲器的对应数据总线分段形成一寄生电容。

26、在一些实施例中，所述多个页缓冲器包括一升压晶体管。各个升压晶体管具有一第一端、一第二端及一栅极端。升压晶体管的第一端耦接于内部数据线。升压晶体管的第二端用于接收一升压信号。升压晶体管的栅极端用于接收一控制信号，以开启或关闭升压晶体管。升压晶体管用于被开启，以根据升压信号的一电压电平，控制内部数据线的一电压电平。

27、根据本公开的另一方面的特征，提供一种集成电路。集成电路包括一第一电路及一第二电路。第一电路包括多个子电路。第二电路通过多个导电分段耦接于第一电路。所述多个导电分段电性连接在一起，以形成第一电路与第二电路之间的一导电总线。各个导电分段对应于第一电路的一子电路，且用于电性隔离于至少一邻近导电分段，以与子电路的至少一内部导线形成一寄生电容。

28、在一些实施例中，第一电路包括一页缓冲器电路。第二电路包括一高速缓存数据锁存器(cache data latch，cdl)电路。高速缓存数据锁存器电路包括多个高速缓存。集成电路用于通过导电总线，将一数据从页缓冲器电路的一页缓冲器传输至高速缓存数据锁存器电路对应的一高速缓存。

29、根据本公开的另一方面的特征，提供一种方法。该方法包括以下步骤。电性隔离页缓冲器电路与高速缓存数据锁存器(cache data latch，cdl)电路的高速缓存之间的多个数据总线分段，使得各个数据总线分段与对应的页缓冲器的至少一内部导线形成一寄生电容。电性连接所述多个数据总线分段，以形成一数据总线。数据总线用于从页缓冲器电路的一或多个页缓冲器传输数据至高速缓存数据锁存器电路的一或多个对应高速缓存。

30、在一些实施例中，该方法包括以下步骤。对于页缓冲器电路的一页缓冲器，对对应的一寄生电容进行预充电。寄生电容形成于页缓冲器内对应的一数据总线分段及对应的一内部导线之间。通过对应的一位线，电性连接对应的数据总线分段至一存储单元，以对应的数据总线分段的一感测电压进行放电。选通(strobe)对应于存储单元数据的一感测结果至页缓冲器的一锁存器。

31、在一些实施例中，该方法还包括以下步骤。在对对应的寄生电容进行预充电之后，且在对对应的数据总线分段的感测电压进行放电之前，通过提高对应的内部导线的电压电平来提高对应的数据总线分段的电压电平；在对对应数据总线分段的感应电压进行放电后，且在选通(strobe)感应结果之前，通过降低对应内部导线的电压电平，来降低对应数据总线分段放电的感应电压。

32、在一些实施例中，页缓冲器还包括一特定晶体管，其耦接于对应的内部导线与对应的数据总线分段。该方法还包括以下步骤。开启页缓冲器中的特定晶体管，并关闭页缓冲器电路中其他页缓冲器中的特定晶体管，以将开启页缓冲器中锁存的数据传输到高速缓存数据锁存器电路中对应的高速缓存。

33、在一些实施例中，该方法包括以下步骤。依序开启页缓冲器电路中每个页缓冲器所对应的特定晶体管，以将页缓冲器中锁存的数据通过数据总线传输到高速缓存数据锁存器电路中对应的高速缓存。

34、在一些实施例中，该方法包括以下步骤。响应于接收到的读取命令，将所述多个数据总线分段电性隔离，使得各个数据总线分段与页缓冲器对应的至少一个内部导线形成寄生电容，以感测存储单元阵列中的数据。读取命令用于从耦接到页缓冲器电路的存储单元阵列读取数据。

35、在一些实施例中，该方法包括：响应于接收到的数据传输命令，将所述多个数据总线分段电性连接在一起，以形成数据总线。数据传输命令用于将数据从页缓冲器电路中的一或多个页缓冲器传输到高速缓存数据锁存器电路中的一或多个对应的高速缓存。

36、上述技术的实施方式包括方法、系统、电路、计算机程序产品及计算机可读取介质。在一例中，方法可以在非易失性存储器中执行，并且该方法可以包括上述动作，例如用于管理页缓冲器电路的动作。在另一示例中，计算机程序产品可以包含在一非暂态机器可读取介质中，该非暂态机器可读取介质储存可由一或多个处理器执行的指令。这些指令用于使一或多个处理器执行上述动作。计算机可读介质储存的个指令。当一或多个处理器执行这些指令时，这些指令用于使一或多个处理器执行上述动作。

37、这些技术可以实现于在需要电容的任何类型电路或装置，以实现一或多个功能。这些技术可以在导线之间形成寄生电容，来代替实际电容。举例来说，在nand闪存等存储器中，根据该技术实现的页缓冲器可以实现传统金属氧化物半导体(mos)电容的功能：感测节点的感测准确度与升压(但无需使用占用较大页缓冲器区域的mos电容，例如约20％)。此外，与在页缓冲器内部使用内部金属线来获得有限的寄生感应电容相比，本文实现的页缓冲器使用长的外部(或全局)数据总线金属线(例如，dbus)和内部数据金属线(idl)以实现更大的感测电容，这可以避免被页缓冲器中较差的金属布线资源限制。该技术还能够减小器件面积(例如页缓冲器电路及/或存储器装置的尺寸)、最小化电容变化(例如由栅极电容引起)、降低功耗(例如由于大面积电容所引起)、并提高具有大电容的装置的性能(如传感精度)。

38、这些技术可以实现于任何类型的储存晶体管(或存储单元)、任何类型的金属氧化物硅(mos)晶体管(如n型通道及/或p型通道晶体管、任何类型的双极型晶体管(bjts)及任何类型的运算放大器。这些技术可以应用于不同类型的存储器系统，例如是二维(2d)存储器系统或三维(3d)存储器系统。该技术可应用于各种存储单元类型，例如单级单元(slc)、多级单元(mlc)(如2级单元)，三级单元(tlc)、四级单元(tlc)、或plc(五级单元)。该技术可应用于各种类型的易失性存储器装置、或非易失性存储器装置，例如是静态随机存取存储器(sram)、动态随机存取存储器(dram)、nor闪存及/或nand闪存等闪存、电阻式随机存取存储器(rram)、磁阻式随机存取存储器(mram)、相变随机存取存储器(pcram)等。可选择地，该技术可以应用于各种类型的装置和系统，例如安全数字(sd)卡、嵌入式多媒体卡(emmc)或固态驱动器(ssd)、嵌入式系统等。

39、为了对本公开的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下。