移位寄存器、栅极驱动电路、显示装置和栅极驱动方法与流程

本发明涉及显示领域，特别涉及一种移位寄存器、栅极驱动电路、显示装置和栅极驱动方法。

背景技术：

1、在一些显示产品中需要发光器件进行发光，发光器件所需的发光电流由驱动晶体管来提供，为了产品发光的均匀性，需要增加器件特征的一致性，通常采用通过goa(gatedriver on array，阵列基板行驱动)电路进行外部补偿的方式增加器件的一致性，现有外部补偿方式容易产生补偿横纹或增加产品边框。

技术实现思路

1、第一方面，本公开实施例提供了一种移位寄存器，包括：

2、控制电路，与第一电源端、输出控制节点、第二时钟信号端、第三控制电路和至少一个输出控制端连接，配置为响应于所述第二时钟信号端所提供有效电平信号的控制，将所述第一电源端提供的第一工作电压写入至所述输出控制节点，以及响应于至少一个所述输出控制端所提供有效电平信号和所述第三时钟信号端所提供有效电平信号的控制，将所述第二时钟信号端所提供非有效电平信号写入至所述输出控制节点；

3、输入电路，与所述输出控制节点、第四时钟信号端和至少一个上拉节点连接，配置为响应于所述输出控制节点处有效电平信号以及所述第四时钟信号端所提供有效电平信号的控制，将所述第四时钟信号端所提供信号写入至所述上拉节点；

4、下拉控制电路，与第一电源端、第二电源端、下拉节点、所述上拉节点、所述第三时钟信号端连接，配置为响应于所述第三时钟信号端所提供有效电平信号的控制，将所述第一电源端所提供第一工作电压写入至所述下拉节点，以及响应于所述上拉节点处有效电平信号的控制，将所述第二电源端所提供第二工作电压写入至所述下拉节点；

5、至少一个复位电路，所述复位电路与所述上拉节点一一对应，所述复位电路与所述第二电源端、对应所述上拉节点、所述下拉节点连接，配置为响应于所述下拉节点处有效电平信号的控制，将所述第二电源端所提供第二工作电压写入至所述上拉节点；

6、至少一个输出电路，所述输出电路与所述上拉节点一一对应，所述输出电路与对应的所述上拉节点、对应的第一时钟信号端、对应的信号输出端和所述下拉节点连接，配置为响应于所述上拉节点处有效电平信号的控制，将所述第一时钟信号端所提供信号写入至所述信号输出端，以及响应于所述下拉节点处有效电平信号的控制，将所述第二电源端所提供第二工作电压写入至所述信号输出端。

7、在一些实施例中，所述控制电路包括：

8、第一控制子电路，与第一电源端、所述输出控制节点和所述第二时钟信号端连接，配置为响应于所述第二时钟信号端所提供有效电平信号的控制，将所述第一电源端提供的第一工作电压写入至所述输出控制节点；

9、第二控制子电路，与所述输出控制节点、所述第二时钟信号端、所述第三时钟信号信号端以及至少一个输出控制端连接，配置为响应于至少一个所述输出控制端所提供有效电平信号以及所述第三时钟信号端所提供有效电平信号的控制，将所述第二时钟信号端所提供非有效电平信号写入至所述输出控制节点，以及在各所述输出控制端均提供非有效电平信号时不对所述输出控制节点处电压进行调整。

10、在一些实施例中，所述第一控制子电路包括：第一晶体管和第一电容；

11、所述第一晶体管的控制极与所述第二时钟信号端连接，所述第一晶体管的第一极与所述第一电源端连接，所述第一晶体管的第二极与所述输出控制节点连接；

12、所述第一电容的第一端与所述第一电源端连接，所述第一电容的第二端与所述输出控制节点连接。

13、在一些实施例中，所述第二控制子电路包括：第二晶体管和与所述输出控制端一一对应的至少一个第三晶体管；

14、所述第二晶体管的控制极与中间控制节点连接，所述第二晶体管的第一极于第二时钟信号端连接，所述第二晶体管的第二极与所述输出控制节点连接；

15、所述第三晶体管的控制极与对应的输出控制端连接，所述第三晶体管的第一极所述中间控制节点连接，所述第三晶体管的第二极与所述第三时钟信号端连接。

16、在一些实施例中，所述第二控制子电路还包括：第四晶体管；

17、所述第四晶体管的控制极与第一时钟信号端或第二时钟信号端连接，所述第四晶体管的第一极与所述中间控制节点连接，所述第四晶体管的第二极与所述第二电源端连接。

18、在一些实施例中，所述移位寄存器还包括：第一控压电路和第一防漏电电路，所述第二晶体管的第二极、所述第一控压电路、所述第一防漏电电路连接于第一防漏电节点，所述第二晶体管的第二极通过所述第一防漏电电路与所述输出控制节点连接；

19、所述第一控压电路，与所述输出控制节点、第一电源端和第一防漏电节点连接，配置为响应于所述输出控制节点处有效电平信号的控制将所述第一电源端提供的第一工作电压写入至所述第一防漏电节点；

20、所述第一防漏电电路，与所述中间控制节点、所述输出控制节点、所述第一防漏电节点连接，配置为响应于所述中间控制节点处有效电平信号的控制使得所述第一防漏电节点与所述输出控制节点之间形成通路，以及响应于所述中间控制节点处非有效电平信号的控制使得所述第一防漏电节点与所述输出控制节点之间形成断路。

21、在一些实施例中，所述第一控压电路包括第十四晶体管，所述第一防漏电电路包括第十五晶体管；

22、所述第十四晶体管的控制极与输出控制节点连接，所述第十四晶体管的第一极与第一电源端连接，所述第十四晶体管的第二极与第一防漏电节点连接；

23、所述第十五晶体管的控制极与中间控制节点连接，所述第十五晶体管的第一极与第一防漏电节点连接，所述第十五晶体管的第二极与输出控制节点连接。

24、在一些实施例中，所述输入电路包括：第五晶体管和与所述上拉节点一一对应的至少一个第六晶体管；

25、所述第五晶体管的控制极与所述输出控制节点连接，所述第五晶体管的第一极与所述第四时钟信号端连接，所述第五晶体管的第二极与输入中间节点连接；

26、所述第六晶体管的控制极与所述第四时钟信号端连接，所述第六晶体管的第一极与所述输入中间节点连接，所述第六晶体管的第二极与对应的所述上拉节点连接。

27、在一些实施例中，所述移位寄存器还包括：第二控压电路和第二防漏电电路，所述第六晶体管的第一极、所述第二控压电路、所述第二防漏电电路连接于第二防漏电节点，所述第六晶体管的第一极通过所述第二防漏电电路与所述输入中间节点连接；

28、所述第二控压电路，与一个上拉节点、第一电源端和第二防漏电节点连接，配置为响应于所述上拉节点处有效电平信号的控制将所述第一电源端提供的第一工作电压写入至所述第二防漏电节点；

29、所述第二防漏电电路，与所述第四时钟信号端、所述输入中间节点、所述第二防漏电节点连接，配置为响应于所述第四时钟信号端所提供有效电平信号的控制使得所述第二防漏电节点与所述输入中间节点之间形成通路，以及响应于所述第四时钟信号端所提供非有效电平信号的控制使得所述第二防漏电节点与所述输入中间节点之间形成断路。

30、在一些实施例中，所述第二控压电路包括第十六晶体管，所述第二防漏电电路包括第十七晶体管；

31、所述第十六晶体管的控制极与一个上拉节点连接，所述第十六晶体管的第一极与第一电源端连接，所述第十六晶体管的第二极与第二防漏电节点连接；

32、所述第十七晶体管的控制极与第四时钟信号端连接，所述第十七晶体管的第一极与输入中间节点连接，所述第十七晶体管的第二极与第二防漏电节点连接。

33、在一些实施例中，所述下拉控制电路包括：第七晶体管和第八晶体管；

34、所述第七晶体管的控制极与所述第三时钟信号端连接，所述第七晶体管的第一极与所述第一电源端连接，所述第七晶体管的第二极与所述下拉节点连接；

35、所述第八晶体管的控制极与一个所述上拉节点连接，所述第八晶体管的第一极与所述下拉节点连接，所述第八晶体管的第二极与所述第二电源端连接。

36、在一些实施例中，所述复位电路包括：第九晶体管；

37、所述第九晶体管的控制极与所述下拉节点连接，所述第九晶体管的第一极与对应的所述上拉节点连接，所述第九晶体管的第二极与所述第二电源端连接。

38、在一些实施例中，所述移位寄存器还包括：第二控压电路和与所述第九晶体管一一对应的至少一个第三防漏电电路，所述第九晶体管的第一极、所述第二控压电路、所述第三防漏电电路连接于第二防漏电节点，所述第九晶体管的第一极通过对应的所述第三防漏电电路与对应的所述上拉节点连接；

39、所述第二控压电路，与一个上拉节点、第一电源端和第二防漏电节点连接，配置为响应于所述上拉节点处有效电平信号的控制将所述第一电源端提供的第一工作电压写入至所述第二防漏电节点；

40、所述第三防漏电电路，与所述下拉节点、对应的所述上拉节点、所述第二防漏电节点连接，配置为响应于所述下拉节点处有效电平信号的控制使得所述第二防漏电节点与对应的所述上拉节点之间形成通路，以及响应于所述下拉节点处非有效电平信号的控制使得所述第二防漏电节点与对应的所述上拉节点之间形成断路。

41、在一些实施例中，所述第二控压电路包括第十六晶体管，所述第三防漏电电路包括第十八晶体管；

42、所述第十六晶体管的控制极与一个上拉节点连接，所述第十六晶体管的第一极与第一电源端连接，所述第十六晶体管的第二极与第二防漏电节点连接；

43、所述第十八晶体管的控制极与所述下拉节点连接，所述第十八晶体管的第一极与对应的上拉节点连接，所述第十八晶体管的第二极与第二防漏电节点连接。

44、在一些实施例中，所述输出电路包括：第十晶体管、第十一晶体管和第二电容；

45、所述第十晶体管的控制极与对应的所述上拉节点连接，所述第十晶体管的第一极与对应的第一时钟信号端连接，所述第十晶体管的第二极与对应的信号输出端连接；

46、所述第十一晶体管的控制极与下拉节点连接，所述第十一晶体管的第一极与对应的信号输出端连接，所述第十一晶体管的第二极与第二电源端连接；

47、所述第二电容的第一端与对应的上拉节点连接，所述第二电容的第二端与对应的信号输出端连接。

48、在一些实施例中，还包括：第一全局控制电路和/或第二全局控制电路；

49、所述第一全局控制电路，与所述输出控制节点、全局控制信号端、第二电源端连接，配置为响应于所述全局控制信号端所提供有效电平信号的控制将所述第二电源端提供的第二工作电压写入至所述输出控制节点；

50、所述第二全局控制电路，与所述下拉节点、全局控制信号端、第一电源端连接，配置为响应于所述全局控制信号端所提供有效电平信号的控制将所述第一电源端提供的第一工作电压写入至所述下拉节点。

51、在一些实施例中，所述第一全局控制电路包括：第十二晶体管，所述第二全局控制电路包括：第十三晶体管；

52、所述第十二晶体管的控制极与所述全局控制信号端连接，所述第十二晶体管的第一极与所述输出控制节点连接，所述第十二晶体管的第二极与所述第二电源端连接；

53、所述第十三晶体管的控制极与所述全局控制信号端连接，所述第十三晶体管的第一极与所述第一电源端连接，所述第十三晶体管的第二极与所述下拉节点连接。

54、在一些实施例中，所述控制电路所配置的不同输出控制端的数量为m，m≤8且m为正整数。

55、在一些实施例中，所述上拉节点、所述输出电路、所述复位电路的数量均为n，n≤4且n为正整数。

56、第二方面，本公开实施例还提供了一种栅极驱动电路，包括：多个移位寄存器，所述移位寄存器组采用第一方面中提供的所述移位寄存器。

57、第三方面，本公开实施例还提供了一种显示装置，包括：如第二方面中提供的所述栅极驱动电路。

58、第四方面，本公开实施例还提供了一种栅极驱动方法，基于第一方面中提供的移位寄存器，所述栅极驱动方法包括：

59、所述控制电路响应于所述第二时钟信号端所提供有效电平信号的控制，将所述第一电源端提供的第一工作电压写入至所述输出控制节点；

60、所述输入电路响应于所述输出控制节点处有效电平信号以及所述第四时钟信号端所提供有效电平信号的控制，将所述第四时钟信号端所提供信号写入至所述上拉节点，所述下拉控制电路响应于所述上拉节点处有效电平信号的控制，将所述第二电源端所提供第二工作电压写入至所述下拉节点，所述输出电路响应于所述上拉节点处有效电平信号的控制，将所述第一时钟信号端所提供信号写入至所述信号输出端；

61、所述控制电路响应于至少一个所述输出控制端所提供有效电平信号和所述第三时钟信号端所提供有效电平信号的控制，将所述第二时钟信号端所提供非有效电平信号写入至所述输出控制节点，所述下拉控制电路响应于所述第三时钟信号端所提供有效电平信号的控制，将所述第一电源端所提供第一工作电压写入至所述下拉节点，所述输出电路响应于所述下拉节点处有效电平信号的控制，将所述第二电源端所提供第二工作电压写入至所述信号输出端。