存储器及写入测试方法与流程

本公开涉及半导体电路设计领域，特别涉及一种存储器及写入测试方法。

背景技术：

1、随着集成电路的发展，集成电路的密度越来越高、速度越来越快；对于动态随机存取存储器(dynamic random access memory，dram)而言，电路复杂性迅速提高，存储器的容量越来越大，与此同时，集成电路的故障率也随着提高。

2、对于dram存储器，在没有错误检查和纠正(error checking and correcting，ecc)的情况下，不能允许1比特的数据错误，否则产品运用在手机、平板等设备中会造成系统死机、重启应用程序崩溃等不良现象发生。

3、为了提升dram的使用体验和稳定性，需要对其进行必要的功能测试，而目前对于dram芯片测试的时间较长，测试成本较高，极大影响了dram的进一步发展。

技术实现思路

1、本公开实施例提供一种存储器及写入测试方法，以减少dram的测试时间，从而降低对dram的测试成本。

2、本公开一实施例提供了一种存储器，包括：信号接收电路，在测试模式下，当片选信号有效时，在时钟信号的一个时钟周期内，基于时钟信号的一个有效沿采样得到压缩写入命令，压缩写入命令用于指示存储器执行压缩写入操作；命令解码器，接收压缩写入命令，被配置为，解码压缩写入命令以生成第一标识信号；地址生成模块，被配置为，基于第一标识信号产生对应于压缩写入命令的压缩写入列地址；第一写入数据通道，被配置为，响应于第一标识信号，将压缩写入数据写入至压缩写入列地址对应的存储单元。

3、信号接收电路和命令解码器采样压缩写入命令生成第一标识信号，第一标识信号的周期与时钟信号clk的周期一致，为1倍的时钟周期；地址生成模块第一标识信号直接产生压缩写入列地址，使得地址的生成无需再基于时钟信号clk的采样，进而使得第一写入数据通道响应于第一标识信号将压缩写入命令对应的压缩写入数据执行压缩写入在1个时钟周期内完成，以减少dram的测试时间，从而降低对dram的测试成本。

4、可选地，压缩写入命令基于存储器的控制命令表中的空白条目设置。

5、可选地，所述存储器包括多个数据接收引脚，其中一个数据接收引脚用于接收所述压缩写入数据；所述第一写入数据通道包括压缩写入电路，接收压缩写入数据，被配置为，响应于所述第一标识信号，将所述压缩写入数据压缩写入至所述压缩写入列地址对应的存储单元。

6、可选地，地址生成模块，包括：计数器，用于接收第一标识信号，被配置为，基于第一5标识信号进行计数，以生成第一计数值，第一计数值为压缩写入列地址。

7、可选地，计数器，被配置为，每接收一个第一标识信号，计数器的第一计数值加1。

8、可选地，其中，所述存储器未处于测试模式时，在时钟信号的两个时钟周期内，当片选信号有效，信号接收电路基于时钟信号的第一个有效沿采样得到的为写入命令，在片选信号

9、无效时，信号接收电路基于时钟信号的第二个有效沿采样得到存储块地址；在时钟信号的另0外两个时钟周期内，当片选信号有效，信号接收电路基于时钟信号的第一个有效沿采样得到的为列地址选通命令时，在片选信号无效时，信号接收电路基于时钟信号的第二个有效沿采样得到写入列地址；命令解码器，还被配置为，基于写入命令生成第二标识信号，并基于列地址选通命令生成第三标识信号；地址锁存模块，接收写入列地址和存储块地址，被配置为，

10、基于第三标识信号将写入列地址和存储块地址输出；第二写入数据通道，被配置为，基于第5二标识信号将写入命令对应的写入数据写入至存储块地址和写入列地址对应的存储单元中。

11、可选地，命令解码器，包括：第一子命令解码器，被配置为，识别写入命令，并基于写入命令生成第二标识信号；第二子命令解码器，被配置为，识别压缩写入命令，并基于压缩写入命令生成第一标识信号；第三子命令解码器，被配置为，识别列地址选通命令，并基于列地址选通命令生成第三标识信号。

12、0可选地，存储器，还包括：第一选择器，第一输入端连接地址生成模块的输出端，第二

13、输入端接收地址锁存模块输出的写入列地址，第一选择器的输出端连接存储阵列的列解码器，控制端用于接收模式控制信号，模式控制信号表征控制存储器的工作模式。

14、可选地，存储器，还包括：第二选择器，第一输入端用于接收第一标识信号，第二输入

15、端用于接收第二标识信号，第二选择器的输出端分别连接第一写入数据通道和第二写入数据5通道，控制端用于接收模式控制信号。

16、本公开另一实施例还提供了一种写入测试方法，应用于上述实施例提供的存储器，包括：

17、当片选信号有效时，在时钟信号的一个时钟周期内，基于时钟信号的一个有效沿采样得到压缩写入命令；解码压缩写入命令以生成第一标识信号；基于第一标识信号产生对应于压缩写入命令的压缩写入列地址；响应于第一标识信号，将压缩写入命令对应的压缩写入数据写入至压缩写入列地址对应的存储单元中，以减少dram的测试时间，从而降低对dram的测试成本。

18、可选地，基于第一标识信号产生对应于压缩写入命令的压缩写入列地址，包括：基于第一标识信号进行计数，以生成第一计数值，且第一计数值为压缩写入列地址。

19、可选地，基于第一标识信号进行计数，包括：每接收一个第一标识信号，计数器的第一计数值加1。

技术特征：

1.一种存储器，其特征在于，包括：

2.根据权利要求1所述的存储器，其特征在于，所述压缩写入命令基于存储器的控制命令表中的空白条目设置。

3.根据权利要求1所述的存储器，其特征在于，所述存储器包括多个数据接收引脚，其中一个数据接收引脚用于接收所述压缩写入数据；所述第一写入数据通道包括压缩写入电路，接收所述压缩写入数据，被配置为，响应于所述第一标识信号，将所述压缩写入数据压缩写入至所述压缩写入列地址对应的存储单元。

4.根据权利要求1所述的存储器，其特征在于，所述地址生成模块，包括：

5.根据权利要求4所述的存储器，其特征在于，所述计数器，被配置为，每接收一个所述第一标识信号，所述计数器的第一计数值加1。

6.根据权利要求1所述的存储器，其特征在于，包括：

7.根据权利要求6所述的存储器，其特征在于，所述命令解码器，包括：

8.根据权利要求6所述的存储器，其特征在于，还包括：第一选择器，第一输入端连接所述地址生成模块的输出端，第二输入端接收所述地址锁存模块输出的所述写入列地址，所述第一选择器的输出端连接存储阵列的列解码器，控制端用于接收模式控制信号，所述模式控制信号表征控制所述存储器的工作模式。

9.根据权利要求8所述的存储器，其特征在于，还包括：第二选择器，第一输入端用于接收所述第一标识信号，第二输入端用于接收所述第二标识信号，所述第二选择器的输出端分别连接所述第一写入数据通道和所述第二写入数据通道，控制端用于接收所述模式控制信号。

10.一种写入测试方法，应用于权利要求1～9任一项所述的存储器，其特征在于，包括：

11.根据权利要求10所述的写入测试方法，其特征在于，所述基于第一标识信号产生对应于压缩写入命令的压缩写入列地址，包括：基于所述第一标识信号进行计数，以生成第一计数值，且所述第一计数值为所述压缩写入列地址。

12.根据权利要求11所述的写入测试方法，其特征在于，所述基于所述第一标识信号进行计数，包括：每接收一个所述第一标识信号，所述计数器的第一计数值加1。

技术总结本公开涉及半导体电路设计领域，特别涉及一种存储器及写入测试方法，存储器包括：信号接收电路，当片选信号有效时，在时钟信号的一个时钟周期内，基于时钟信号的一个有效沿采样得到压缩写入命令，压缩写入命令用于指示存储器执行压缩写入操作；命令解码器，接收压缩写入命令，被配置为，解码压缩写入命令以生成第一标识信号；地址生成模块，被配置为，基于第一标识信号产生对应于压缩写入命令的压缩写入列地址；第一写入数据通道，被配置为，响应于第一标识信号，将压缩写入数据写入至压缩写入列地址对应的存储单元，以减少DRAM的测试时间，从而降低对DRAM的测试成本。技术研发人员：王佳受保护的技术使用者：长鑫存储技术有限公司技术研发日：技术公布日：2024/7/18