一种增强体二极管续流能力的MOSFET及其制备方法与流程

本发明涉半导体，尤其涉及一种增强体二极管续流能力的mosfet及其制备方法。

背景技术：

1、在电力电子器件技术领域，mosfet作为一种常用的功率半导体，已经代替三极管成为功率半导体领域最常用的开关器件之一。

2、mosfet在几十年的迭代过程中，体二极管的续流能力越来越受到重视，目前提升体二极管续流能力的一个重要技术是集成肖特基二极管，利用肖特基二极管的低开启电压和高电流特性，达到减小体二极管续流损耗的目的。

3、目前已经有集成肖特基二极管的mosfet的相关专利，公开号为cn117334748a的专利，公布了一种源极沟槽集成sbd与hk介质sicumos及制备方法，该方法将源极沟槽穿通体区并延伸至耐压区，利用mosfet体区下方的电流扩展层与沟槽内肖特基接触金属形成sbd，并为了减小集成的sbd的反向漏电，在肖特基接触金属下方制备高k介质，但是方案相对普通的沟槽mos，一要采用额外工艺步骤制备电流扩展层减小sbd的导通电阻，二是在肖特基接触金属下方制备高k介质可以减小集成的sbd的反向漏电，但是也减弱了集成的sbd的正向通流能力和mosfet正向通流能力，且也要增加额外的工艺步骤；其它诸如公开号为cn117334746a、cn117334747a、cn117334745a、cn110473914b的专利文件，具有类似的缺点。

技术实现思路

1、本发明针对提升体二极管续流能力的研发方向，提供了一种增强体二极管续流能力的mosfet及其制备方法，从而减少工艺步骤、降低工艺难度，在不影响集成的sbd的正向通流能力和mosfet器件的正向通流能力的情况下，集成的sbd反向漏电减小。

2、本发明的技术方案是：

3、一种增强体二极管续流能力的mosfet的制备方法，包括以下步骤：

4、步骤s100，在外延片内制备相互间隔的第一重掺杂体区；

5、步骤s200，在外延片内制备第二重掺杂源区；

6、步骤s300，在外延片内制备栅极沟槽；

7、步骤s400，在沟槽内依次制备栅介质和多晶硅；

8、步骤s500，在外延片上沉积隔离层，开窗制备源极沟槽，源极沟槽底部延伸至第一重掺杂体区内部，沟槽宽度大于第一重掺杂体区的间隔宽度；

9、步骤s600，在源极沟槽底部制备肖特基接触金属，与第二轻掺杂耐压区形成肖特基接触，肖特基接触金属上表面低于第二重掺杂源区下表面；

10、步骤s700，在源极沟槽内制备欧姆接触金属，与第一重掺杂体区、第二重掺杂源区形成欧姆接触，源极槽内欧姆接触金属和肖特基接触金属共同组成源极金属；

11、步骤s800，在栅极沟槽处开窗，制备栅极金属，在外延片背面制备漏极金属，整个器件制备完毕。

12、具体的，步骤s100包括：

13、步骤s110，采用光刻工艺，使用掩模将第一重掺杂体区外部区域保护；通过扩散工艺或者离子注入工艺，形成相互间隔的第一重掺杂体区。

14、具体的，步骤s200包括：

15、步骤s210，采用光刻工艺，使用掩模将第二重掺杂源区外部区域保护；通过扩散工艺或者离子注入工艺，形成第二重掺杂源区。

16、具体的，步骤s300包括：

17、步骤s310，采用光刻工艺，使用掩模将栅极沟槽外部区域保护；通过刻蚀工艺，形成栅极沟槽；

18、具体的，步骤s400包括：

19、步骤s410，通过光刻工艺，使用掩模将栅极沟槽外部区域保护，使用热氧技术在栅极沟槽内制备栅介质；

20、步骤s420，通过化学气相沉积，在栅极沟槽内制备多晶硅。

21、具体的，步骤s500包括：

22、步骤s510，通过化学气相沉积制备隔离层，通过光刻工艺，使用掩模将源极沟槽外部区域保护，通过刻蚀工艺在源极沟槽处开窗，所述源极沟槽底部延伸至第一重掺杂体区内部，沟槽宽度大于第一重掺杂体区的间隔宽度；

23、具体的，步骤s600包括：

24、步骤s610，通过剥离工艺或刻蚀工艺，在源极沟槽底部制备肖特基接触金属，肖特基接触金属与第二轻掺杂耐压区形成肖特基接触，肖特基接触金属上表面低于第二重掺杂源区下表面；

25、具体的，步骤s700包括：

26、步骤s710，通过剥离工艺或刻蚀工艺，在源极沟槽内制备欧姆接触金属，欧姆接触金属与第一重掺杂体区、第二重掺杂源区形成欧姆接触，源极槽内欧姆接触金属和肖特基接触金属共同组成源极金属；

27、具体的，步骤s800包括：

28、步骤s810，通过光刻工艺，使用掩模将栅极沟槽开窗处外部区域保护，通过刻蚀工艺在栅极沟槽处开窗，并制备栅极金属，通过减薄工艺和背金工艺在外延片底部制备漏极金属，整个器件制备完毕；

29、一种增强体二极管续流能力的mosfet，包括自下而上依次设置的漏极金属、外延片和隔离层；

30、所述外延片内设有：

31、第一重掺杂体区，设有若干，分别从所述外延片的顶部向下延伸，并相互间隔；所述第一重掺杂体区底面高于第二轻掺杂耐压区底面；

32、第二重掺杂源区，从所述外延片的顶面向下延伸，与所述第一重掺杂体区的顶面连接；

33、栅介质，设有若干，截面呈u形结构，分别从所述第二重掺杂源区的顶面向下延伸，穿过所述第一重掺杂体区，延伸至第二轻掺杂耐压区内；

34、多晶硅，从所述栅介质顶面向下延伸，填充所述栅介质；

35、肖特基接触金属，设置在相邻所述第一重掺杂体区之间，其端部伸入所述第一重掺杂体区内；所述肖特基接触金属与第二轻掺杂耐压区连接，形成肖特基接触；所述肖特基接触金属的上表面低于第二重掺杂源区的下表面；

36、欧姆接触金属，从所述肖特基接触金属的顶面向上延伸，并依次通过所述第一重掺杂体区、第二重掺杂源区和隔离层；

37、栅极金属，从所述隔离层的顶面向下延伸至多晶硅内，与所述多晶硅形成欧姆接触；

38、第一掺杂区和第二掺杂区掺杂类型相反，分别为p区和n区，或者分别为n区和p区。

39、本发明有益效果：

40、本发明通过制备间隔的第一重掺杂体区和控制源极沟槽深度，在源极沟槽底部集成肖特基接触二极管，利用肖特基二极管的低开启电压和高电流特性，达到减小体二极管续流损耗的目的，同时本发明肖特基二极管的第二轻掺杂耐压区，两侧是间隔的第一重掺杂体区，形成了第一重掺杂体区、第二轻掺杂耐压区、第一重掺杂体区的超结结构，超结结构具备优异的屏蔽作用，有效降低第二轻掺杂耐压区电场强度，进而减小集成的肖特基二极管的反向漏电。

41、本发明器件第一重掺杂体区下方的第二轻掺杂耐压区结构和普通的沟槽mosfet一致，不需要特殊的额外工艺步骤来降低集成的肖特基二极管的反向漏电，本发明制备工艺和传统沟槽mosfet的制备工艺完全兼容，只需要额外增加制备源极沟槽和肖特基接触金属两个工艺步骤，和已有的对比文件相比，减小特殊的额外工艺步骤来降低集成的肖特基二极管的反向漏电，且不影响集成的sbd的正向通流能力和mosfet正向通流能力，有利于商业化进程的推进，具备更高的商业价值。