栅极驱动电路、显示面板和显示装置的制作方法

本技术涉及显示，并且更具体地，涉及一种栅极驱动电路、显示面板和显示装置。

背景技术：

1、阵列基板上集成的栅极驱动电路(gate drive on array，goa)技术，是将栅极驱动电路集成于阵列基板，从而取代栅极驱动芯片以降低功耗和成本的技术。为了缩短显示面板的边框，多个goa驱动电路可以共用上拉节点。但是同一个上拉节点的驱动输出晶体管中最后一级驱动输出晶体管的栅极电压可能下降过大，使得最后一级驱动输出晶体管输出的时钟信号的下降沿过于平缓，即下降时间过长，从而使各级驱动输出晶体管的输出信号的波形的一致性较差，影响显示效果。

技术实现思路

1、本技术提供一种栅极驱动电路、显示面板和显示装置，能够改善栅极驱动电路的输出信号的波形。

2、第一方面，提供一种栅极驱动电路，所述栅极驱动电路包括：输入电路，用于接收与所述栅极驱动电路级联的上一个栅极驱动电路发送的级联信号，并根据所述级联信号对所述栅极驱动电路的上拉节点充电；下拉电路，与栅极低电压连接，用于在所述上拉节点的电压的控制下，根据所述栅极低电压下拉所述栅极驱动电路的下拉节点的电压；输出电路，包括至少两个驱动输出晶体管和一个自举电容，所述至少两个驱动输出晶体管分别连接显示面板中的至少两条栅极线，所述至少两个驱动输出晶体管分别用于接收对应的时钟信号，并在所述上拉节点的电压的控制下，将对应的时钟信号作为驱动信号并输出；以及，升压电路，包括升压电容，用于在所述输出电路的输出信号的控制下，对所述上拉节点持续充电，以使所述上拉节点的电压维持于有效电压，其中，所述自举电容与所述升压电容之间的比例被设置在预定的范围内。

3、本技术提供的栅极驱动电路包括输入电路、下拉电路、输出电路和升压电路，其中，升压电路中设置有升压电容，用于将上拉节点的电压维持于较高的水平，从而使输出电路中驱动输出晶体管的输出信号的下降时间(falling time)减小。输出电路中还设置有一个自举电容，该自举电容能够改善驱动范围，并且通过设置该自举电容与升压电路中的升压电容之间的比例位于预定的范围内，使得各级驱动输出晶体管的输出信号的幅值一致，且减小了最后一级驱动输出晶体管的输出信号的下降时间，有效提高了输出电路中各级驱动输出晶体管的输出信号的波形的一致性，改善了显示面板的显示效果。

4、例如，所述自举电容与所述升压电容之间的比例被设置在0.5至1之间。这样，可以使各级驱动输出晶体管的输出信号的幅值相差小于5％，且使第一级驱动输出晶体管与最后一级驱动输出晶体管的输出信号的下降时间相差小于0.13微秒，从而有效提高了输出电路中各级驱动输出晶体管的输出信号的波形的一致性。

5、在一些可能的实现方式中，所述自举电容连接在所述至少两个驱动输出晶体管中任一个驱动输出晶体管的控制端与第一电流端之间，所述驱动输出晶体管的第一电流端连接对应的输出端，所述驱动输出晶体管的第二电流端连接对应的时钟信号。

6、在该实现方式中，该自举电容可以连接在任一驱动输出晶体管的控制端与电源端之间，而不必设置额外的晶体管，从而减少器件，有利于实现显示面板的窄边框的效果。

7、在一些可能的实现方式中，所述输出电路还包括级联输出晶体管，所述级联输出晶体管用于接收对应的时钟信号，并在所述上拉节点的电压的控制下，将对应的时钟信号作为级联信号输出，其中，所述自举电容连接在所述级联输出晶体管的控制端和第一电流端，所述级联输出晶体管的第一电流端连接对应的输出端，所述级联输出晶体管的第二电流端连接对应的时钟信号。

8、在该实现方式中，可以设置额外的级联输出晶体管，并将自举电容连接在级联输出晶体管的控制端与电流端之间。这样，由于不影响各级驱动输出晶体管的电路结构，各级驱动输出晶体管的连接结构一致，使其功能更加均衡和稳定，有利于改善各级驱动输出晶体管的输出信号的波形的一致性。

9、在一些可能的实现方式中，所述输入电路包括第一晶体管，所述第一晶体管的数量为一个或者两个，所述第一晶体管的控制端连接所述输入电路的输入端，所述第一晶体管的两个电流端串联于所述输入电路的输入端与所述上拉节点之间。

10、在一些可能的实现方式中，所述第一晶体管包括第一控制端和第二控制端，其中，所述第一控制端连接所述输入电路的输入端，所述第二控制端连接至特定的电源电压，所述特定的电源电压用于调整所述第一晶体管的阈值电压。

11、在一些可能的实现方式中，所述栅极驱动电路还包括第一稳压电路，用于在所述上拉节点的电压的控制下对两个第一晶体管相短接的电流端充电，以使所述上拉节点的电压维持于有效电压。其中，所述第一稳压电路包括第二晶体管，所述第二晶体管的控制端连接至所述上拉节点，所述第二晶体管的第一电流端连接至对应的电源电压，所述第二晶体管的第二电流端连接至所述两个第一晶体管相短接的电流端。

12、在该实现方式中，输入电路中串联的两个晶体管均与上拉节点连接，上拉节点处于高电平的状态时，串联的两个晶体管均处于断开状态，两个处于断开状态的串联的晶体管产生的漏电流小于单个晶体管在断开状态下产生的漏电流，如此设计能够保持上拉节点的高电平状态更加稳定。由于栅极驱动电路中还设置有第一稳压电路，其连接至上拉节点且连接至上述的串联的两个晶体管的相短接的电流端，能够在上拉节点处于高电平的状态时抑制上拉节点沿串联的晶体管的电流泄漏，进一步稳定上拉节点的电压。

13、在一些可能的实现方式中，所述栅极驱动电路还包括第二稳压电路，所述第二稳压电路连接在对应的电源电压与下拉节点之间，所述第二稳压电路的数量为一个或者两个，且在所述第二稳压电路的数量为两个的情况下，两个第二稳压电路用于根据各自连接的电源电压交替控制各自连接的下拉节点的电压。

14、其中，可选地，所述第二稳压电路包括第三晶体管，所述第三晶体管的控制端和第一电流端连接至对应的电源电压，所述第三晶体管的第二电流端连接至对应的下拉节点。

15、在一些可能的实现方式中，所述栅极驱动电路还包括与所述第二稳压电路连接的辅助控制电路，用于在所述第二稳压电路应的下拉节点的电压的控制下，根据所述栅极低电压下拉所述上拉节点的电压。

16、其中，可选地，所述辅助控制电路包括一组或者两组晶体管，每组晶体管包括一个或者两个第四晶体管，所述第四晶体管的控制端连接至所述第二稳压电路对应的下拉节点，所述第四晶体管的两个电流端串联于所述栅极低电压与所述上拉节点之间。

17、在一些可能的实现方式中，所述第四晶体管包括第一控制端和第二控制端，其中，所述第一控制端连接所述输入电路的输入端，所述第二控制端连接至特定的电源电压，所述特定的电源电压用于调整所述第四晶体管的阈值电压。

18、在一些可能的实现方式中，所述栅极驱动电路还包括第一稳压电路，用于在所述上拉节点的电压的控制下对所述一个或者两个第四晶体管相短接的电流端充电，以使所述上拉节点的电压维持于有效电压。其中，所述第一稳压电路包括第二晶体管，所述第二晶体管的控制端连接至所述上拉节点，所述第二晶体管的第一电流端连接至对应的电源电压，所述第二晶体管的第二电流端连接至所述一个或者两个第四晶体管相短接的电流端。

19、在该实现方式中，辅助控制电路中串联的两个晶体管均与上拉节点连接，上拉节点处于高电平的状态时，串联的两个晶体管均处于断开状态，两个处于断开状态的串联的晶体管产生的漏电流小于单个晶体管在断开状态下产生的漏电流，如此设计能够保持上拉节点的高电平状态更加稳定。由于栅极驱动电路中还设置有第一稳压电路，其连接至上拉节点且连接至上述的串联的两个晶体管的相短接的电流端，能够在上拉节点处于高电平的状态时抑制上拉节点沿串联的晶体管的电流泄漏，进一步稳定上拉节点的电压。

20、在一些可能的实现方式中，所述栅极驱动电路还包括与所述第二稳压电路连接的辅助下拉电路，用于根据所述级联信号将所述第二稳压电路对应的下拉节点的电压设置为栅极低电压。

21、其中，可选地，所述辅助下拉电路包括第五晶体管，所述第五晶体管的第一电流端连接至所述第二稳压电路对应的下拉节点，所述第五晶体管的第二电流端连接至所述栅极低电压，所述第五晶体管的控制端连接至所述输入电路的输入端。

22、在一些可能的实现方式中，所述栅极驱动电路还包括与级联输出晶体管和每个驱动输出晶体管连接的输出下拉电路，其中，所述输出下拉电路包括与一个或者两个第六晶体管，且在所述下拉电路包括两个第六晶体管的情况下，所述两个第六晶体管的控制端分别连接至对应的下拉节点，所述第六晶体管的第一电流端连接至对应的输出端，所述第六晶体管的第二电流端连接至栅关闭电压。

23、在一些可能的实现方式中，所述下拉电路包括第七晶体管，所述第七晶体管的数量为一个或者两个，所述第七晶体管的控制端连接至所述上拉节点，所述第七晶体管的第一电流端连接至所述下拉节点，所述第七晶体管的第二电流端连接至所述栅极低电压。

24、在一些可能的实现方式中，所述栅极驱动电路还包括第一复位电路和第二复位电路，所述第一复位电路包括第八晶体管，所述第八晶体管的数量为一个或者两个，所述第八晶体管的控制端连接于第一复位信号，所述第八晶体管的两个电流端串联于所述栅极低电压与所述上拉节点之间，所述第二复位电路包括第九晶体管，所述第九晶体管的数量为一个或者两个，所述第九晶体管的控制端连接第二复位信号，所述第九晶体管的两个电流端串联于栅极低电压与所述上拉节点之间。

25、在一些可能的实现方式中，所述第八晶体管包括第一控制端和第二控制端，其中，所述第一控制端连接所述输入电路的输入端，所述第二控制端连接至特定的电源电压，所述特定的电源电压用于调整所述第八晶体管的阈值电压；和/或，所述第九晶体管包括第一控制端和第二控制端，其中，所述第一控制端连接所述输入电路的输入端，所述第二控制端连接至特定的电源电压，所述特定的电源电压用于调整所述第九晶体管的阈值电压。

26、在一些可能的实现方式中，所述栅极驱动电路还包括第一稳压电路，用于在所述上拉节点的电压的控制下对两个第八晶体管相短接的电流端和/或两个第九晶体管相短接的电流端充电，以使所述上拉节点的电压维持于有效电压。其中，所述第一稳压电路包括第二晶体管，所述第二晶体管的控制端连接至所述上拉节点，所述第二晶体管的第一电流端连接至对应的电源电压，所述第二晶体管的第二电流端连接至所述两个第八晶体管相短接的电流端和/或所述两个第九晶体管相短接的电流端。

27、在该实现方式中，第一复位电路和第二复位电路中串联的两个晶体管均与上拉节点连接，上拉节点处于高电平的状态时，串联的两个晶体管均处于断开状态，两个处于断开状态的串联的晶体管产生的漏电流小于单个晶体管在断开状态下产生的漏电流，如此设计能够保持上拉节点的高电平状态更加稳定。由于栅极驱动电路中还设置有第一稳压电路，其连接至上拉节点且连接至上述的串联的两个晶体管的相短接的电流端，能够在上拉节点处于高电平的状态时抑制上拉节点沿串联的晶体管的电流泄漏，进一步稳定上拉节点的电压。

28、第二方面，提供一种显示面板，包括第一方面或第一方面的任一可能的实现方式中所述的栅极驱动电路。

29、第三方面，提供一种显示装置，包括第二方面或第二方面的任一可能的实现方式中所述的显示面板。