一种忆阻器阵列故障测试电路

本发明属于忆阻器测试，尤其涉及一种忆阻器阵列故障测试电路。

背景技术：

1、rram是一种新兴的存储器技术，与主流的动态随机存储器dram和闪存flash相竞争。rram与主流存储技术的区别在于，数据是根据电阻而不是电荷来存储的，这意味着rram不会受到与电荷存储相关的缩放限制。此外，rram是一种非易失性存储器nvm，具有高内存密度、低功耗、与标准互补金属氧化物半导体工艺的后端线兼容等优点。

2、但是，rram还没有被大规模采用，原因是其容易出现故障。除了存在于每个cmos工艺中的常规故障之外，rram还有其制造工艺和工作原理特有的故障。rram不是二进制设备，而是模拟设备。rram的电阻可以在其工作范围内连续改变，因此，rram的工作范围可以分为五种状态，即深0状态，深1状态，0状态，1状态，未定义态，而不是常规的两种逻辑状态，即0状态，1状态。传统的测试技术由于无法区分五种单元状态，导致大量的故障不能被检测。因此，需要开发新的测试电路以提高故障测出率。

技术实现思路

1、发明目的，针对以上问题，本发明旨在通过提出一种忆阻器阵列故障测试电路，考虑到忆阻器作为一种模拟器件有多种阻值状态，采用4种参考电流来区分忆阻器的状态，将读出电流分别与4种参考电流进行对比，所需的时间更短，故障测出率更高。

2、技术方案，为实现上述发明目的，本发明提出一种忆阻器阵列故障测试电路，该测试电路包括写电路11，读电路12，1t1r存储单元13，传输电路14，第一dft电路，第二dft电路，第三dft电路，第四dft电路，并且第一dft电路，第二dft电路，第三dft电路，第四dft电路完全相同；

3、所述写电路(11)包括第一三态门111、和第二三态门112；所述第一三态门111的使能端连接写使能信号，所述第一三态门111输入端连接输入信号，第一三态门111的输出端与所述1t1r存储单元13的正输入端以及所述读电路12的输出端连接；所述第二三态门112的使能端连接写使能信号，第二三态门112输入端连接输入信号，第二三态门112的输出端与所述1t1r存储单元13的负输入端以及所述传输电路14的输入端连接；

4、每个dft电路包括参考电流产生电路15，反相器电路16，锁存器电路17；所述传输电路14的输出端分别与参考电流产生电路15和反相器电路16输入端连接，所述反相器电路16输出端与锁存器电路17输入端连接，并且，传输电路14的输出端以同样的方式分别与第一dft电路，第二dft电路，第三dft电路，第四dft电路连接。

5、进一步的，所述读电路12包括第一nmos 121；所述第一nmos 121的漏极与读电压vread相连，栅极与读使能信号连接，源极与所述1t1r存储单元13的正输入端以及所述第一三态门111的输出端连接。

6、进一步的，所述1t1r存储单元13包括第二nmos131、忆阻器132；所述第二nmos131的漏极与所述第一三态门111的输出端和所述第一nmos121的源极连接，栅极与输入信号相连，源极与所述忆阻器132的正极相连；所述忆阻器132的负极与所述第二三态门112的输出端以及所述传输电路14的输入端相连。

7、进一步的，所述传输电路14包括第三nmos141、第四nmos142；所述第三nmos141的漏极与所述忆阻器132的负极和所述第二三态门112的输出端连接，栅极与读使能信号连接，源极与第四nmos142漏级连接，所述第四nmos142的漏级和栅极互联；所述第四nmos142的源极接地，并且，所述第四nmos142栅极与参考电流产生电路15的输入端相连。

8、进一步的，所述参考电流产生电路15包括第五nmos154、第六nmos151、第一pmos152、第二pmos153；所述第六nmos151的源极接地，漏极分别与第一pmos152、第二pmos153的栅极连接，并且第一pmos152、第二pmos153的栅极互联，所述第六nmos151的漏极与第一pmos152的漏极连接，所述第六nmos151的栅极与读使能信号连接，所述第二pmos153的漏极与第五nmos154的漏极连接，第五nmos154的源极接地，并且栅极与第四nmos142栅极连接，所述第一pmos152、第二pmos153的源级连接电源电压。

9、进一步的，参考电流iref1由第六nmos151产生，读电路12工作时，忆阻器132两端电压大小为输入信号vread，根据选用的忆阻器132的模型，忆阻器132的0状态阻值为rhrs和1状态阻值为rlrs，将忆阻器分为5种状态，即深0状态、0状态、未定义态、1状态，深1状态；

10、设深0状态和0状态边界相交处的阻值定义为rref1，rref1=rhrs，确定第六nmos151产生的参考电流iref1为，根据参考电流iref1确定第六nmos151的宽长比：

11、（1）

12、其中，为电子迁移速率，为单位面积栅氧化层电容的值，vth为预设的电压阈值，vgs为第六nmos151栅极源极两端的电压，参考电流iref1通过第一pmos152、第二pmos153构成的电流镜复制到第五nmos154的漏极；

13、设0状态和未定义态边界相交处的阻值定义为rref2，rref2=rlrs+0.6*(rhrs-rlrs)；

14、设未定义态和1状态边界相交处的阻值定义为rref3，rref3=rhrs+0.4*(rhrs-rlrs)；

15、设1状态和深1状态边界相交处的阻值定义为rref4，rref4=rlrs；

16、分别计算出，将带入上述公式（1）中分别得出第一dft电路、第二dft电路，第三dft电路，第四dft电路中对应的第六nmos151宽长比。

17、进一步的，所述反相器电路16包括第一反相器161、第二反相器162、第三反相器163；所述第一反相器161的输入端分别与第二pmos153的漏极和第五nmos154的漏极连接，所述第一反相器161的输出端与第二反相器162的输入端连接，第二反相器162的输出端与第三反相器163的输入端连接，所述第三反相器163的输出端与所述锁存器电路17的输入端连接。

18、进一步的，所述锁存器电路17包括第三pmos171、第四pmos173、第五pmos175、第六pmos177；第七nmos172、第八nmos174、第九nmos176、第十nmos178；

19、所述第三pmos171、第四pmos173、第五pmos175、第六pmos177源极接电源电压；第七nmos172、第八nmos174、第九nmos176、第十nmos178的源极接地；所述第三pmos171的栅极分别与第六pmos177的漏极、第十nmos178漏极连接，并且，第六pmos177的漏极与第十nmos178漏极互联；所述第十nmos178的栅极分别与所述第三pmos171的漏极、第七nmos172漏极连接；

20、第三pmos171漏极和第四pmos173的栅极连接；第四pmos173的漏极和第五nmos175的栅极连接，第五nmos175的漏极和第六pmos177栅极连接；第三pmos171漏极和第七nmos172的漏极连接，第四pmos173的漏极和第八nmos174漏极连接，第五pmos175的漏极和第九nmos176漏极连接，第六pmos177的漏极和第十nmos178漏极连接；并且，第三pmos171漏极与第五pmos175漏极连接，第四pmos173的漏极和第六pmos177的漏极连接；

21、所述第七nmos172的栅极与第八nmos174的漏极连接，第八nmos174的栅极与第九nmos176的漏极连接，第九nmos176的栅极与第十nmos178的漏极连接；第七nmos172的漏极和第九nmos176的漏极连接，第八nmos174的漏极和第十nmos178的漏极连接；所述第三反相器163的输出端分别与所述第三pmos171漏极、第七nmos172的漏极连接。

22、进一步的，所述第三pmos171、第四pmos173、第五pmos175、第六pmos177尺寸相同；所述第七nmos172、第八nmos174、第九nmos176、第十nmos178尺寸相同。

23、有益效果：与现有技术相比，本发明的技术方案具有以下有益技术效果：

24、（1）本发明可以采用4种参考电流来并行读取忆阻器单元的5种状态，与常规的只能设定一种参考电流来区分两种存储状态的读取电路相比，大大减少了故障测试所需要的时间。

25、（2）本发明因采用4种参考电流，其可以检测常规检测电路检测不到的忆阻器特有故障，故障覆盖率更高。

26、（3）本发明的电路是常规读取电路的替代，它除了用来检测忆阻器的故障外还可以用来读取存储器的0，1状态，因此与其它电路相比，它所需要的额外电路更少，面积开销更小。