基于NORFlash的存内计算芯片及其控制方法

本发明涉及闪存芯片领域，尤其是一种基于nor flash的存内计算芯片及其控制方法。

背景技术：

1、在经典冯诺依曼计算体系结构中，存储器与处理器是分离的，两者之间通过数据总线进行数据传输。执行命令时，处理器先从存储器中读取数据，处理完之后，再把更新后的数据写回存储器中，频繁的数据迁移导致产生巨大的功耗和时间开销。

2、目前，处理器的处理速度在不断提升，但存储器的访问速度有限，极大地影响了计算性能。尤其是，随着大数据与人工智能等应用的兴起，海量数据的处理使得冯诺依曼计算体系结构瓶颈越来越突出。因此，现有技术提出了基于电流进行存内计算的存算一体电路，但基于电流进行存内计算会导致计算速度有所限制，现有的存内计算仍存在计算性能较低的问题。

技术实现思路

1、有鉴于此，本发明提供一种基于nor flash的存内计算芯片及其控制方法，以提高数据迁移效率，从而提高计算性能。

2、本发明的一方面提供了一种基于nor flash的存内计算芯片，包括：输入接口模块、nor flash cap单元阵列模块、控制器和输出接口模块；

3、其中，所述输入接口模块用于接收目标数据；

4、所述nor flash cap单元阵列模块包括多个阈值电压可调的nor flash单元和多个等比例电容；

5、在存储模式下，所述nor flash单元用于存储所述目标数据；

6、在计算模式下，所述nor flash单元和所述等比例电容用于根据所述目标数据进行计算；所述计算模式采用电荷均分原理进行计算；

7、所述控制器用于控制所述存内计算芯片在所述存储模式和所述计算模式之间进行切换；

8、所述输出接口模块用于输出数据。

9、可选地，所述nor flash cap单元阵列模块为二维结构，多个所述nor flash单元在所述nor flash cap单元阵列模块中组成二维阵列结构；每个所述nor flash单元包括栅极、漏极和源极；

10、在所述nor flash cap单元阵列模块中，每一行所有的所述nor flash单元的栅极均连接至同一个字线，多行所述nor flash单元对应连接多个字线；每一列所有的所述norflash单元的漏极连接同一个位线，每一列所有的所述nor flash单元的源极连接同一个源线，每一列的每个所述nor flash单元的源极还与一个所述等比例电容的上极板连接，每个所述等比例电容的下极板与地连接。

11、可选地，所述存内计算芯片还包括多个均分开关和一个接地开关；

12、每个所述均分开关的一端，与一个对应的公共端连接，每个所述nor flash单元的源极与一个所述等比例电容的上极板的连接端作为一个所述公共端；

13、所有所述均分开关的另一端共同连接到所述接地开关的一端，所述接地开关的另一端与地连接；

14、所述控制器用于产生使能信号并根据所述使能信号控制所述存储模式的使能开关和所述计算模式的使能开关，以控制所述存内计算芯片在所述存储模式和所述计算模式之间进行切换。

15、可选地，所述存内计算芯片还包括行列译码器模块和编程电路模块；所述输出接口模块包括模拟处理模块和算术后处理模块；

16、其中，所述输入接口模块的一端与所述行列译码器模块的第一端连接，所述行列译码器模块的第二端与所述nor flash cap单元阵列模块的第一端连接，所述行列译码器模块的第三端与所述编程电路模块连接；所述模拟处理模块的一端与所述nor flash cap单元阵列模块的第二端连接，所述模拟处理模块的另一端与所述算术后处理模块的一端连接；所述算术后处理模块的另一端与所述输出接口模块的一端连接；

17、在所述存储模式下，所述字线用于接收所述nor flash单元的行选择信号，所述位线作为电压输入端，所述源线作为模拟电流输出端；所述输入接口模块、所述行列译码器模块以及所述编程电路模块共同完成对所述nor flash cap单元阵列模块的擦写读操作；所述模拟处理模块用于将所述nor flash cap单元阵列模块输出的模拟电压信号或电流信号转换为数字信号；所述算术后处理模块用于根据所述数字信号进行算术运算。

18、可选地，所述输入接口模块为模拟输入信号模块，所述输出接口模块包括模数转换模块、数字处理电路和算术后处理模块；

19、其中，所述控制器的第一端与所述模拟输入信号模块的第一端连接，所述控制器的第二端分别与所述模数转换模块的第一端、所述数字处理电路的第一端和所述算术后处理模块的第一端连接；所述模拟输入信号模块的第二端与所述nor flash cap单元阵列模块的第一端连接，所述nor flash cap单元阵列模块的第一端为所述nor flash单元的漏极；所述模数转换模块的第二端与所述nor flash cap单元阵列模块的第二端连接，所述模数转换模块的第三端与所述数字处理电路的第二端连接；所述数字处理电路的第三端与所述算术后处理模块的第二端连接；

20、所述模拟输入信号模块用于接收所述目标数据；所述模数转换模块用于将所述nor flash cap单元阵列模块输出的模拟电压信号或电流信号转换为数字信号；所述数字处理电路用于对所述数字信号进行预处理；所述算术后处理模块用于根据经过预处理的所述数字信号进行算术运算；

21、在所述计算模式下，所述字线用于接收所述nor flash单元的列选择信号；所述位线上的电压信号作为乘累加操作的输入激励信号，所述源线处于断开状态；所述等比例电容的数量与乘累加操作中的数字权重的位宽相同，所述等比例电容用于在基于电荷均分的乘法操作过程进行充电；在所述nor flash cap单元阵列模块无输入激励信号时，所述接地开关和所有所述均分开关均处于闭合状态，以清空所有所述等比列电容的电荷。

22、可选地，在所述计算模式下，所述均分开关用于使基于电荷均分的乘累加操作过程中产生的电荷在所有所述等比列电容上进行均分；

23、在所述计算模式下，所述控制器还用于控制所述接口输入模块的输入电压和各个所述均分开关以调整乘累加操作中数字输入信号的位宽；所述控制器还用于在乘累加操作过程中控制各个所述均分开关的开闭状态，以进行不同尺寸的卷积操作。

24、可选地，所述算术后处理模块包括池化电路、sigmoid函数电路、relu函数电路、tanh函数电路或bnrelu电路中的至少之一。

25、本发明的另一方面还提供了一种基于nor flash的存内计算芯片的控制方法，应用于上述一种基于nor flash的存内计算芯片中的控制器，所述方法包括：

26、确定存内计算芯片的工作模式，所述工作模式包括存储模式和计算模式；

27、当所述工作模式为所述存储模式时，对nor flash cap单元阵列模块中的norflash单元进行数据编程并检测所述数据编程是否正确；

28、当所述工作模式为所述计算模式时，控制所述存内计算芯片中的输入接口模块、行列译码器模块以及编程电路模块共同完成对所述nor flash cap单元阵列模块的擦写读操作；

29、和/或，

30、当所述工作模式为所述计算模式时，控制所述nor flash cap单元阵列模块进行乘累加操作；控制所述接口输入模块的输入电压和所述nor flash cap单元阵列模块中的各个均分开关，以调整乘累加操作中数字输入信号的位宽；在乘累加操作过程中控制各个所述均分开关的开闭状态，以进行不同尺寸的卷积操作。

31、本发明的另一方面还提供了一种存储装置，所述存储装置包括上述的一种基于nor flash的存内计算芯片，所述存内计算芯片用于存储数据。

32、本发明的另一方面还提供了一种电子设备，其特征在于，包括处理器、sram、通信接口、总线以及上述的一种基于nor flash的存内计算芯片；

33、其中，所述通信接口用于与外部设备交换数据；

34、所述处理器、所述sram、所述通信接口以及所述存内计算芯片分别与所述总线连接。

35、相较于现有技术，本发明至少具备以下有益效果：

36、本发明提供一种基于nor flash的存内计算芯片包括输入接口模块、nor flashcap单元阵列模块、控制器和输出接口模块，nor flash cap单元阵列模块包括多个阈值电压可调的nor flash单元和多个等比例电容，在存储模式下，nor flash单元用于存储目标数据；在计算模式下，nor flash单元和等比例电容用于根据目标数据(目标数据可以是模拟电压信号)进行计算；计算模式采用电荷均分原理进行计算，本发明基于电荷均分的原理进行计算，相较于现有的存内计算单元基于电流的计算方式，本发明的计算速度更快更高效。

37、而且，本发明的存内计算芯片可以进行计算和数据存储，实现存算一体，不需要在存储器与处理器之间频繁传输数据，减少功耗与时间开销，提高处理性能，分担了处理器的工作，进而提高了整体计算体系结构的性能；由于无需频繁传输数据，本发明无需对带宽进行限制要求；当没有计算任务时，本发明的存内计算芯片可以作为存储器用于存储数据，实现电器元件的复用，提高元件利用效率，节省集成电路的硬件成本。