存储器的制作方法

本公开实施例涉及半导体，特别涉及一种存储器。

背景技术：

1、随着芯片技术的发展，现代智能系统功能越来越复杂，计算能力不断攀升。不过随着ai（artificial intelligence）、大模型技术的发展，对计算量的需求越来越大。传统冯诺依曼架构，内存墙瓶颈（memory wall bottleneck）现象越来越严重。cpu（centralprocessing unit）计算能力越来越强，需要大带宽的内存不断地从内存输出数据给cpu，但随着ai等需求的增加，dram（dynamic random access memory）内存技术的发展略显跟不上现代机器学习等应用场景的需求。

2、存算一体化（pim，processing in memory，简称存内计算技术），是一种将部分计算功能挪到内存中的技术，存内技术可极大地缓解带宽压力。

技术实现思路

1、本公开实施例提供一种存储器，在对存储器的架构调整较小的情况下，可以实现存储器内的异或逻辑运算，即实现存储器的存内计算目的。

2、根据本公开一些实施例，本公开实施例一些方面提供一种存储阵列，所述存储阵列包括连接到多条字线和多条位线的多个存储单元，其中，所述多条字线包括相互独立的第一字线和第二字线，所述位线包括相互独立的第一位线和第二位线，所述多个存储单元包括由第一存储单元、第一参考存储单元、第二存储单元以及第二参考存储单元构成的目标存储单元组，所述第一存储单元连接所述第一字线以及所述第一位线，所述第一参考存储单元连接所述第一字线以及所述第二位线，所述第二存储单元连接所述第二字线以及所述第一位线，所述第二参考存储单元连接所述第二字线以及所述第二位线；其中，在对所述目标存储单元组执行读操作期间，所述第一存储单元以及所述第一参考二存储单元均与所述第一位线共享电荷，所述第一参考二存储单元以及所述第二参考存储单元均与所述第二位线共享电荷；所述存储阵列被配置为，响应于处于有效状态的存内计算使能信号，所述第一存储单元以及所述第一参考存储单元均被写入第一数据，所述第二存储单元以及所述第二参考存储单元均被写入第二数据；感测放大器阵列，所述感测放大器阵列包括连接到相应的所述位线的多个感测放大器，每一所述感测放大器还连接到相应的参考位线，所述多个感测放大器包括连接到所述第一位线以及相应的所述参考位线的第一感测放大器，还包括，连接到所述第二位线以及相应的所述参考位线的第二感测放大器；所述第一感测放大器被配置为，在对所述目标存储单元组执行读操作期间，响应于处于有效状态的所述存内计算使能信号，且基于所述第一位线的电压电平在共享电荷前后是否增加，将所述第一位线上的信号放大为第一信号；所述第二感测放大器被配置为，在对所述目标存储单元组执行读操作期间，响应于处于有效状态的所述存内计算使能信号，且基于所述第二位线的电压电平在共享电荷前后是否增加，将所述第二位线上的信号放大为第二信号；其中，若所述第一位线上的电压电平在共享电荷前后未增加，则所述第一信号为逻辑0，所述第二信号为所述第一数据以及所述第二数据的异或运算结果；若所述第一位线上的电压电平在共享电荷前后增加，则所述第一信号为逻辑1，所述第二信号的反相信号为所述第一数据以及所述第二数据的异或运算结果。

3、本公开实施例提供的技术方案至少具有以下优点：

4、本公开实施例提供的存储器的技术方案中，存储阵列中包括由第一存储单元、第一参考存储单元、第二存储单元以及第二参考存储单元构成的目标存储单元组，目标存储单元组被配置为，响应于有效状态的存内计算使能信号，向第一存储单元以及第一参考存储单元内写入第一数据，向第二存储单元以及第二参考存储单元内写入第二数据。存储器还包括具有第一感测放大器和第二感测放大器的感测放大器阵列。其中，第一感测放大器连接第一位线以及相应的参考位线，第二感测放大器连接第二位线以及相应的参考位线。第一感测放大器被配置为，在对目标存储单元组执行读操作期间，响应于处于有效状态的存内计算使能信号，且基于第一位线的电压电平在共享电荷前后是否增加，将第一位线上的信号放大为第一信号；第二感测放大器被配置为，在对目标存储单元组执行读操作期间，响应于处于有效状态的存内计算使能信号，且基于第二位线的电压电平在共享电荷前后是否增加，将第二位线上的信号放大为第二信号；其中，若第一位线上的电压电平在共享电荷前后未增加，则第一信号为逻辑0，第二信号为第一数据以及第二数据的异或运算结果；若第一位线上的电压电平在共享电荷前后增加，则第一信号为逻辑1，第二信号的反相信号为第一数据以及第二数据的异或运算结果。如此，本公开实施例在不调整存储器大框架的前提下，可以实现存内计算的目的。

技术特征：

1.一种存储器，其特征在于，包括：

2.根据权利要求1所述的存储器，其特征在于，每一所述感测放大器均包括：

3.根据权利要求2所述的存储器，其特征在于，所述第一调节电路包括：

4.根据权利要求2所述的存储器，其特征在于，所述第一感测放大器还包括：

5.根据权利要求4所述的存储器，其特征在于，所述第一感测放大器还被配置为，在所述存内计算使能信号处于无效状态的情况下，所述第一调节电路以及所述第三调节电路均截止；和/或，所述第二感测放大器还被配置为，在所述存内计算使能信号处于无效状态的情况下，所述第二调节电路以及所述第四调节电路均截止。

6.根据权利要求1-5任一项所述的存储器，其特征在于，所述存储器还包括：

7.根据权利要求6所述的存储器，其特征在于，所述控制电路被配置为，将所述异或结果信号提供给所述异或结果输出端；所述存储器还包括非pim输出端；所述控制电路包括：

8.根据权利要求7所述的存储器，其特征在于，所述第二读写转换电路的输出端连接所述第二全局数据线；所述存储器还包括：

9.根据权利要求6所述的存储器，其特征在于，所述控制电路包括：

10.根据权利要求1所述的存储器，其特征在于，所述存内计算使能信号是否处于有效状态，由寄存器的读出值决定。

技术总结本公开实施例提供一种存储器。存储器包括第一感测放大器和第二感测放大器。第一感测放大器被配置为，响应于处于有效状态的存内计算使能信号，且基于第一位线的电压电平在共享电荷前后是否增加，将第一位线上的信号放大为第一信号；第二感测放大器被配置为，响应于处于有效状态的存内计算使能信号，且基于第二位线的电压电平在共享电荷前后是否增加，将第二位线上的信号放大为第二信号。若第一位线上的电压电平在共享电荷前后未增加，则第一信号为逻辑0，第二信号为第一数据以及第二数据的异或运算结果；若第一位线上的电压电平在共享电荷前后增加，则第一信号为逻辑1，第二信号的反相信号为第一数据以及第二数据的异或运算结果。技术研发人员：袁园受保护的技术使用者：长鑫存储技术有限公司技术研发日：技术公布日：2024/1/25