读取等待时间反馈电路、反馈方法与流程

本发明涉及存储芯片设计，具体地说，涉及半导体存储器中为实现固定读取等待时间反馈而提出的利用分频方式解决时钟抖动的读取等待时间反馈电路和反馈方法。

背景技术：

1、时钟抖动，是指某一时刻时钟周期发生短暂性的变化，这种变化在时序图上呈现为：时序信号短暂性地向某一侧产生偏移，实际中的影响，是时钟的某些周期会延长或者缩短。时钟的这种间歇性的延长和/或缩短，会使得例如存储结构中时钟侧和数据侧的信号出现不匹配。随着系统或者芯片运行速率的显著提升，时钟周期被进一步压缩，高频周期下时钟抖动会更加频繁地出现，也相应加剧了信号不匹配的产生。

2、以一种运用场景为例。存储器中，控制器发送的多个待执行连续指令，会被指令缓存器（cmd-fifo）暂存；伴随处理器中指令的执行，存储阵列会不断地从存储单元中获取对应的数据，最终，指令缓存器中的指令会被同步地与存储侧数据总线上的数据一并输出，也即指令和数据的同步。该场景下，时钟信号在经过接收器、延时链以及离线驱动时会产生物理上的延时，同时，存储器也需要一定的时间对存储阵列完成访问，从而，为实现指令和数据之间的同步，指令缓存器会按照固定的时间间隔，对指令的输出进行延时，也即读取等待时间（cas latency）。

3、具体地说。图1为示意图，示例性地示出现有技术下的一种实现固定等待时间的等效框架图。按照图1的展示方向，其上部分是锁相回路，该回路使得时钟上，由外部时钟到数据时钟的对齐；图1的下半部分是指令数据回路，该路内读取指令（rd）由输入至输出。该框架内的指令缓存器包括一个输入指针和一个输出指针，读取指令被接收后，由指令缓存器的输入指针缓存，继而，在等待完一个固定的读取等待时间cl后，再由指令缓存器的输出指针将该指令与数据一并送出。指令缓存器（cmd-fifo）的输入单元是d触发器，d触发器输入端的数据与触发端的时钟都需要一定的建立时间（setup-time），才能保证数据正确的锁存。技术革新趋势下，系统的工作时钟频率越来越快，更快频率下缓存器指针缓存数据的时间范围也被进一步限缩，例如可以实现3200m工作频率的ddr4，时钟的周期为625ps，也即，理想状态下能用于锁存数据的时间范围也仅是这625ps，换句话说，输入指针与输出指针的相位误差也仅为625ps。如前所述，高频工作模式中，时钟抖动现象时有发生，例如图1中的d触发器处于工作状态时，其数据输入端输入数据中的一位，会被触发器输入指针的一位进行锁存，高频工作下时钟周期出现间歇性的延长或者缩短，会导致例如应该被输入指针<y>锁存的信号数据被其前级输入指针<x>或者后级输入指针<z>锁定，自然，当输入指针<x/z>中锁存的该数据，按照输入指针<y>的读取等待时间输出时，会造成读取等待时间上的错误，形成指令和数据之间的未同步。

4、为解决上述技术问题，一种较容易想到的思路，是分别对时钟侧和指令数据侧信号进行降频，通过降低频率以延长周期的方式，使得元器件加载或存储一位数据的时长更加充裕。然而，利用该思路解决读取等待时间技术领域下特定技术问题所面临的困难在于：

5、现有技术对读取等待时间的设置，通常是按照时钟周期的整数倍进行延长，具体是例如，若读取等待时间设置为是五个时钟周期时，则在获得与外部时钟同步的任意读指令之后，所期望读取数据中的第一个数据，会在五个时钟周期后与外部时钟同步地输出。然而，延时复制电路的反馈可能是时钟周期的奇数倍，也可能是偶数倍，这种不确定性会在时钟信号和指令数据降频后，造成时钟信号和数据的输出都容易出现彼此无法对应的情况。

6、因此，应当对现有技术进行改进，以解决存储器中，系统和芯片在高频工作下因时钟抖动所带来的上述技术问题。

技术实现思路

1、针对现有技术的不足，本发明提供了一种读取等待时间反馈电路、反馈方法及存储器，以解决上述技术问题的至少一个。

2、为解决以上技术问题，本发明的第一方面是采取了一种读取等待时间反馈电路，该反馈电路包括：延时锁相回路，该延时锁相回路接收外部信号并放大得到第一时钟信号，再经由延时链输出第二时钟信号后通过第一离线驱动器输出数据时钟信号；第一分频器，第一分频器对所述第一时钟信号分频以得到第一分频信号和第二分频信号，第一移位寄存器根据所述第一、第二分频信号对指令数据进行锁存，以获得分频数据信号；第二分频器，第二分频器对所述第二时钟信号分频以得到第三分频信号和第四分频信号，第二移位寄存器根据所述第三、第四分频信号生成第一时钟指针和第二时钟指针，第一、第二时钟指针都经过第一延时复制电路反馈，得到对应的第一、第二反馈时钟指针；第一指令缓存单元和第二指令缓存单元，第一指令缓存单元分别以所述第一时钟指针和第一反馈时钟指针作为输出和输入指针，第二指令缓存单元分别以所述第二时钟指针和第二反馈时钟指针作为输入和输出指针，其中，还包括：判断触发器，该判断触发器由所述第二反馈时钟指针的首位进行触发，以第一分频信号或第二分频信号中的一路作为输入，生成判断信号；两个第一选择器，每一第一选择器与一个指令缓存单元对应，并根据所述判断信号，各自响应所述分频数据信号，以择一选择第一指令缓存单元或第二指令缓存单元输出分频数据信号。

3、作为本发明第一方面的一种优选地，所述延时锁相回路还包括：第一接收器，该第一接收器接收所述外部信号，并将外部信号放大以得到所述第一时钟信号；延时链，该锁相回路接收所述第一时钟信号，并锁相后输出一个延时链输出时钟信号；第一离线驱动器，该第一离线驱动器接收所述延时链输出时钟信号，并离线驱动后输出所述数据时钟信号；第二延时复制电路，该第二延时复制电路复制所述延时链输出时钟信号的延时，并将生成反馈信号反馈至鉴相器，鉴相器将所述反馈信号和所述第一时钟信号的鉴相结果反馈至所述延时链，以调整所述延时链的输出时钟信号；所述读取等时间反馈结构还包括：第二接收器，该第二接收器接收所述指令数据并放大得到放大数据信号；第二离线驱动器，第二离线驱动器接收所述第一指令缓存单元和第二指令缓存单元输出的数据，离线驱动后输出。

4、作为本发明该方面的进一步优选地，还包括若干个与所述第一时钟指针和第二时钟指针对应的截取单元，所述截取单元的两路输入中，其中一路与第一、第二时钟指针对应，另一路与所述第一、第二指令缓存单元的输出对应，所述截取单元被配置为根据其两路输入进行截取，再向一个第二选择器输出，所述第二选择器将截取后的数据顺次组合输出，得到缓存数据。

5、作为本方案的再进一步优选地，所述第二移位寄存器包含n个触发器，每一触发器的输入都为前一级触发器的输出，所述第二移位寄存器分成第一寄存组和第二寄存组，所述第一寄存组由所述第三分频信号触发，第二寄存组由第四分频信号触发，其中，按照第二移位寄存器的首位触发器至末位触发器的顺序，所述第一寄存组由第二移位寄存器奇数顺位上的触发器构成，第二寄存组由第二移位寄存器偶数顺位上的触发器构成。

6、作为本方案还优选地，所述第二移位寄存器的位数为所述第一指令缓存单元、第二指令缓存单元深度的两倍，第一指令缓存单元、第二指令缓存单元的深度与第一时钟指针、第二时钟指针的位数相同。

7、作为本方案还优选地，该反馈电路还包括映射单元，所述映射单元与所述第一延时复制电路连接，所述映射单元包括与第二移位寄存器位数等数量的第三选择器，每一所述第三选择器被配置为根据选择信号，对所述第一反馈时钟指针的相邻两位，以及第二反馈时钟指针的相邻两位进行选择，并映射重组形成第一映射反馈指针和第二映射反馈指针，其中，所述第一指令缓存单元以所述第一时钟指针作为输出指针，以第一映射反馈指针作为输入指针，所述第二指令缓存单元以所述第二时钟指针作为输出指针，以第二映射反馈指针作为输入指针。

8、本发明的第二方面是提供了一种读取等待时间反馈方法，该反馈方法包括如下步骤：对延时锁相回路的接收外部信号并放大得到的第一时钟信号，和延时链输出的第二时钟信号分别进行二分频，以分别得到第一分频信号对和第二分频信号对的步骤；配置第一移位寄存器根据第一分频信号对锁存指令数据，以及配置第二移位寄存器根据第二分频信号对生成指令缓存单元指针地址的步骤；配置两组指令缓存单元，将所述指针地址的奇数位和偶数位构成的地址，分别作为两组指令缓存单元的输出指针，以及，将所述输出指针经延时复制电路反馈得到的反馈指针，分别作为两组指令缓存单元的输入指针的步骤；配置判断触发器，所述判断触发器被配置为，由所述反馈时钟的首位进行触发，并以所述第一分频信号对为输入生成判断信号；为每个指令缓存单元分别配置选择器，令所述选择器响应所述判断信号，将所述指令数据输出至对应的指令缓存单元。

9、作为本方案第二方面优选地，还包括配置映射单元的步骤，所述映射单元内包含的多个选择器，以将所述输出指针经延时链反馈的反馈指针地址，映射后重组形成输入指针。

10、作为本方案的第二方面再优选地，设定输出指针地址为selot<n:0>，映射指针地址为selrt<n:0>，则将所述输出指针映射重组形成输入指针的步骤具体为：通过选择器，对所述输出指针的相邻两位selrt<m>和selrt<m+1>进行选择，以将输出指针的一位selrt<m>赋值映射形成输入指针的一位selit<m-1>；则重组所述输入指针地址的步骤具体为：将映射后形成的各位输入指针顺次组成所述输入指针地址。

11、优选地，其中，该反馈方法还包括，配置n个截取单元的步骤，每一所述截取单元被配置为，对所述输出指针的一位，和所述指令缓存单元的输出进行截取，再顺次向选择器输出以组合形成缓存数据。

12、由于以上技术方案的采用，本发明相较于现有技术具有如下的有益技术效果：引入分频手段，实现信号侧和时钟侧分别降频，从而以延长时钟周期的技术手段解决时钟抖动带来的问题，使数据锁存的正确率提高，且数据锁存的时间更加充裕，同时，通过判断触发器解决读取等待时间反馈电路中，因分频后带来的数据和时钟不对应的问题。