一种磁随机存取存储单元的控制电路、控制方法及存储器

本公开涉及半导体存储器，尤其涉及一种磁随机存取存储单元的控制电路、控制方法及存储器。

背景技术：

1、随着半导体工艺制程的发展，传统嵌入式flash，出现各种各样的问题，在28纳米以下已被嵌入式mram替代，mram兼具sram的高速写入特点以及dram的高存储密度优势，未来将有望替代末级缓存。

2、mram的一般结构包括存储阵列、行列译码器、预充电电路、读写驱动电路等，如图1所示。其中预充电路的作用是在读写信号到来之前或者读写周期完成之后，对位线和源极线进行预充，使bl和sl保持等电位，防止对存储单元的误读写。预充电电路一般由三个pmos管组成，如图2所示。在读写信号到来之前或者读写周期完成之后，预充电控制信号pre保持低电平，对位线bl和源极线sl进行预充，使bl和sl保持高电位；读写信号到来后，预充电控制信号pre置高电平，释放bl和sl。

3、mram的存储阵列包含多个存储单元构成的阵列，而存储单元通常由一个存取晶体管(1t)和1个磁隧道结(1mtj)组成，即1t-1mtj，如图3所示。mtj的自由层端接位线(bl)，钉扎层端接存取晶体管的源/漏端，存取晶体管的漏/源端接源极线(sl)。对存储单元进行数据写入时，根据写入数据的不同需要对mtj施加不同方向的电流，写“1”时，需要施加由sl到bl的电流；写“0”时，需要施加从bl到sl的电流。对存储单元进行读出时，需要通过灵敏放大器电路比较存储单元和参考单元的阻值，从而得到存储的结果。参考单元由一个或多个mtj组成，读操作时存储单元和参考单元的一端需要接低电位。例如读操作时存储单元和参考单元的bl接低电位，如果此时存储单元为低阻态，在读操作过程中，读电流超过写高阻态所需电流可能会造成存储单元的误写入；同时，参考单元的阻值也有误写入的风险，最终可能导致存储数据被修改，读出数据错误等。例如读操作时存储单元和参考单元的sl接低电位，如果此时存储单元为高阻态，同理也存在误写入的可能。

技术实现思路

1、本公开实施例的目的在于提供一种磁随机存取存储单元的控制电路、控制方法及存储器，用以解决现有技术中针对读操作过程中容易误写入的问题。

2、本公开的实施例采用如下技术方案：一种磁随机存取存储单元的控制电路，至少包括：逻辑控制单元以及预充电单元；其中，所述逻辑控制单元被配置为基于列选信号以及读写控制信号输出第一控制信号和第二控制信号；所述预充电单元被配置为在所述第一控制信号具有有效电平的情况下向存储单元的源极线预充低电平，在所述第二控制信号具有所述有效电平的情况下向存储单元的位线预充低电平。

3、在一些实施例中，所述逻辑控制单元至少包括：第一非门、第二非门、第三非门以及与非门，其中，所述第一非门的输入端接入所述列选信号，所述第二非门的输入端与所述第一非门的输出端连接，所述第三非门的输入端与所述第二非门的输出端连接，所述第三非门的输出端向所述预充电单元输出所述第一控制信号，所述与非门的第一输入端与所述第二非门的输出端连接，所述与非门的第二输入端接入所述读写控制信号，所述与非门的输出端向所述预充电单元输出所述第二控制信号。

4、在一些实施例中，所述预充电单元至少包括：第一晶体管和第二晶体管，其中，所述第一晶体管的栅极接入所述第一控制信号，所述第一晶体管的第一极接地，所述第一晶体管的第二极与所述源极线连接；所述第二晶体管的栅极接入所述第二控制信号，所述第二晶体管的第一极接地，所述第二晶体管的第二极与所述位线连接。

5、在一些实施例中，所述预充电单元被具体配置为：在所述列选信号为低电平的情况下，所述存储单元不执行读写操作，所述第一控制信号和所述第二控制信号均具有所述有效电平，所述第一晶体管和所述第二晶体管均处于导通状态，所述预充电单元向所述源极线和所述位线预充低电平；在所述列选信号为高电平且所述读写控制信号为高电平的情况下，所述存储单元执行写操作，所述第一控制信号和所述第二控制信号均具有无效电平，所述第一晶体管和所述第二晶体管均处于关断状态，释放所述源极线和所述位线；在所述列选信号为高电平且所述读写控制信号为低电平的情况下，所述存储单元执行读操作，所述第一控制信号具有无效电平，所述第二控制信号具有所述有效电平，所述第一晶体管处于关断状态，所述第二晶体管处于导通状态，所述预充电单元释放所述源极线并向所述位线预充低电平。

6、在一些实施例中，还包括：参考源极线控制单元，所述参考源极线控制单元被配置为基于所述列选信号以及所述读写控制信号输出第三控制信号；所述预充电单元还被配置为在所述第三控制信号具有有效电平的情况下向参考单元的源极线预充低电平。

7、在一些实施例中，所述预充电单元还包括第三晶体管，所述第三晶体管的栅极接入所述第三控制信号，所述第三晶体管的第一极接地，所述第三晶体管的第二极与所述参考单元的源极线连接。

8、在一些实施例中，所述参考源极线控制单元被具体配置为在所述存储单元不执行读写操作和所述存储单元执行写操作的情况下，输出具有所述有效电平的第三控制信号，在所述存储单元执行读操作的情况下，输出具有无效电平的第三控制信号；所述预充电单元被具体配置为在所述第三控制信号具有所述有效电平的情况下，向所述参考单元的源极线预充低电平；在所述第三控制信号具有所述无效电平的情况下，释放所述参考单元的源极线。

9、本公开实施例还提供了一种磁随机存取存储单元的控制方法，包括：接收列选信号和读写控制信号，并根据所述列选信号和所述读写控制信号输出第一控制信号和第二控制信号；在所述第一控制信号具有有效电平的情况下向存储单元的源极线预充低电平；在所述第二控制信号具有所述有效电平的情况下向存储单元的位线预充低电平。

10、在一些实施例中，根据所述列选信号和所述读写控制信号输出第一控制信号和第二控制信号，包括：在所述列选信号为低电平的情况下，所述第一控制信号和所述第二控制信号均具有所述有效电平；在所述列选信号为高电平且所述读写控制信号为高电平的情况下，所述第一控制信号和所述第二控制信号均具有无效电平；在所述列选信号为高电平且所述读写控制信号为低电平的情况下，所述第一控制信号具有无效电平，所述第二控制信号具有所述有效电平。

11、本公开实施例还提供了一种磁随机存取存储器，至少包括：按阵列排布的多个磁随机存取存储单元；列译码电路；以及，如上述的磁随机存取存储单元的控制电路。

12、本公开实施例的有益效果在于：通过对控制电路进行改进使其在有效的读写信号到来之前或者读写周期完成之后，在列选信号和读写控制信号的作用下，实现了对存储单元所连接的位线和源极线的独立控制，并在预充电过程中实现低电位的预充，从根本上避免了读操作时字线开启后对应存储单元上的大电流产生，减小存储单元的误写入问题发生。

技术特征：

1.一种磁随机存取存储单元的控制电路，其特征在于，至少包括：

2.根据权利要求1所述的控制电路，其特征在于，所述逻辑控制单元至少包括：

3.根据权利要求2所述的控制电路，其特征在于，所述预充电单元至少包括：

4.根据权利要求3所述的控制电路，其特征在于，所述预充电单元被具体配置为：

5.根据权利要求4所述的控制电路，其特征在于，还包括：

6.根据权利要求5所述的控制电路，其特征在于，所述预充电单元还包括第三晶体管，所述第三晶体管的栅极接入所述第三控制信号，所述第三晶体管的第一极接地，所述第三晶体管的第二极与所述参考单元的源极线连接。

7.根据权利要求6所述的控制电路，其特征在于，所述参考源极线控制单元被具体配置为在所述存储单元不执行读写操作和所述存储单元执行写操作的情况下，输出具有所述有效电平的第三控制信号，在所述存储单元执行读操作的情况下，输出具有无效电平的第三控制信号；

8.一种磁随机存取存储单元的控制方法，其特征在于，包括：

9.根据权利要求8所述的控制方法，其特征在于，根据所述列选信号和所述读写控制信号输出第一控制信号和第二控制信号，包括：

10.一种磁随机存取存储器，其特征在于，至少包括：

技术总结本公开提供了一种磁随机存取存储单元的控制电路、控制方法及存储器，该电路包括：逻辑控制单元以及预充电单元；逻辑控制单元被配置为基于列选信号以及读写控制信号输出第一控制信号和第二控制信号；预充电单元被配置为在第一控制信号具有有效电平的情况下向存储单元的源极线预充低电平，在第二控制信号具有有效电平的情况下向存储单元的位线预充低电平。本公开通过对控制电路进行改进使其在有效的读写信号到来之前或者读写周期完成之后，在列选信号和读写控制信号的作用下，实现了对位线和源极线的独立控制，并在预充电过程中实现低电位的预充，从根本上避免了读操作时字线开启后对应存储单元上的大电流产生，减小存储单元的误写入问题发生。技术研发人员：赵星,崔岩,罗军受保护的技术使用者：中国科学院微电子研究所技术研发日：技术公布日：2024/3/4