存储阵列的制作方法

本公开的实施例涉及集成电路，具体地，涉及存储阵列。

背景技术：

1、在半导体存储装置（例如，动态随机存储器）中通常设置有感测放大器。在对半导体存储装置的写操作中，感测放大器不仅用于感测存储单元的状态（即确定存储单元中的设置为0还是1），还将新的数据写入到存储单元。当存储单元的状态和写入的数据相反时，位线会在感测放大器的作用下反转电位。这一过程实际上是破坏性的写入，因为存储单元中的内容会丢失。而且电位反转的过程需要满足列地址选择使能的时序要求。因此，需要针对写操作设置一段写恢复时间。写恢复时间可以指的是完成有效的写操作到预充电的时间。这段写恢复时间是必须的，用来确保在预充电发生前写缓冲中的数据可以被有效地写进存储单元。如果写恢复时间过长，会导致写操作变慢。

技术实现思路

1、本文中描述的实施例提供了一种存储阵列。

2、根据本公开的第一方面，提供了一种存储阵列。该存储阵列包括驱动控制电路和多个半导体存储装置。驱动控制电路耦接多个半导体存储装置。驱动控制电路被配置为：为多个半导体存储装置中的任一半导体存储装置（在上下文中可被称为“待写入的半导体存储装置”）在执行写操作的过程中提供驱动电压。其中，驱动电压在半导体存储装置的列选信号从有效电平翻转为无效电平后的第一时间段内被升压。列选信号在半导体存储装置的数据写入期间处于有效电平。驱动控制电路包括：参考电压选择电路、驱动电压产生电路。参考电压选择电路被配置为：根据列选信号来输出参考电压。其中，在第一时间段内参考电压等于第二电压并且在其它时间段内参考电压等于第一电压。第二电压高于第一电压。驱动电压产生电路被配置为根据参考电压来生成驱动电压并在第一控制信号处于有效电平期间经由第一节点向半导体存储装置提供驱动电压。其中，驱动电压与参考电压的幅度正相关。第一控制信号在半导体存储装置的激活期间处于有效电平。半导体存储装置包括：第一存储单元、第二存储单元、第一开关电路、第二开关电路、感测放大器。其中，第一存储单元被配置为：在半导体存储装置的激活期间通过字线使得第一存储单元中的第一储能器件与第一位线直接连接。第二存储单元被配置为：在半导体存储装置的激活期间通过字线使得第二存储单元中的第二储能器件与第二位线直接连接。第一开关电路被配置为：在列选信号处于有效电平期间使得第一位线与第一数据输入输出线直接连接。第二开关电路被配置为：在列选信号处于有效电平期间使得第二位线与第二数据输入输出线直接连接。感测放大器被配置为：根据驱动电压来放大第一位线与第二位线之间的电压差。

3、在本公开的一些实施例中，参考电压选择电路包括：延时电路、第一反相器、第一传输门、第二传输门。其中，延时电路被配置为：将列选信号延时第一时间段之后输出，第一时间段等于列选信号处于有效电平的时间段。第一反相器的输入端耦接延时电路的输出端。第一反相器的输出端耦接第一传输门的第一控制端和第二传输门的第二控制端。第一传输门的第二控制端耦接延时电路的输出端。第一传输门的输入端被提供第一电压。第一传输门的输出端耦接参考电压选择电路的输出端。第二传输门的第一控制端耦接延时电路的输出端。第二传输门的输入端被提供第二电压。第二传输门的输出端耦接参考电压选择电路的输出端。

4、在本公开的一些实施例中，驱动电压产生电路包括：第一运放、第一晶体管、第二晶体管、第一电阻器、第二电阻器、电容器。其中，第一运放的第一输入端耦接参考电压选择电路的输出端。第一运放的第二输入端耦接第一电阻器的第二端和第二电阻器的第一端。第一运放的输出端耦接第一晶体管的控制极。第一晶体管的第一极耦接电源电压端。第一晶体管的第二极耦接第一电阻器的第一端和电容器的第一端。第二电阻器的第二端耦接第三电压端和电容器的第二端。第二晶体管的控制极被提供第一控制信号。第二晶体管的第一极耦接第一电阻器的第一端。第二晶体管的第二极耦接第一节点。

5、在本公开的一些实施例中，来自电源电压端的电源电压高于第二电压。

6、在本公开的一些实施例中，驱动电压产生电路包括：第一运放、第二运放、第二晶体管、第一至第四电阻器、第二反相器。其中，第二反相器的输入端耦接延时电路的输出端。第二反相器的输出端耦接第一运放的第一输入端。第一运放的第二输入端耦接第四电压端。第一运放的输出端耦接第一电阻器的第一端。来自第四电压端的第四电压大于列选信号的无效电平且小于列选信号的有效电平。第一电阻器的第二端耦接第二电阻器的第一端和第二运放的第二输入端。第二电阻器的第二端耦接第二运放的输出端和第二晶体管的第一极。第三电阻器的第一端耦接参考电压选择电路的输出端。第三电阻器的第二端耦接第四电阻器的第一端和第二运放的第一输入端。第四电阻器的第二端耦接第三电压端。第二晶体管的控制极被提供第一控制信号。第二晶体管的第二极耦接第一节点。

7、在本公开的一些实施例中，第一电阻器、第二电阻器、第三电阻器和第四电阻器的电阻值相等。

8、在本公开的一些实施例中，第一运放的第一输入端是同相输入端。第一运放的第二输入端是反相输入端。第二运放的第一输入端是同相输入端。第二运放的第二输入端是反相输入端。

9、在本公开的一些实施例中，驱动电压产生电路包括：第一运放、第二晶体管、第一电阻器。其中，第一运放的第一输入端耦接参考电压选择电路的输出端。第一运放的第二输入端耦接第一电阻器的第一端。第一运放的输出端耦接第一电阻器的第二端。第二晶体管的控制极被提供第一控制信号。第二晶体管的第一极耦接第一电阻器的第二端。第二晶体管的第二极耦接第一节点。

10、在本公开的一些实施例中，第一运放的第一输入端是同相输入端。第一运放的第二输入端是反相输入端。

11、在本公开的一些实施例中，感测放大器包括：第三至第七晶体管。其中，第三晶体管的控制极耦接第二位线。第三晶体管的第一极耦接第一位线。第三晶体管的第二极耦接第一节点。第四晶体管的控制极耦接第一位线。第四晶体管的第一极耦接第二位线。第四晶体管的第二极耦接第一节点。第五晶体管的控制极耦接第二位线。第五晶体管的第一极耦接第一位线。第五晶体管的第二极耦接第六晶体管的第二极和第七晶体管的第一极。第六晶体管的控制极耦接第一位线。第六晶体管的第一极耦接第二位线。第七晶体管的控制极被提供第一控制信号。第七晶体管的第二极耦接第三电压端。

技术特征：

1.一种存储阵列，其特征在于，所述存储阵列包括驱动控制电路和多个半导体存储装置，所述驱动控制电路耦接所述多个半导体存储装置，

2.根据权利要求1所述的存储阵列，其特征在于，所述参考电压选择电路包括：延时电路、第一反相器、第一传输门、第二传输门，

3.根据权利要求1或2所述的存储阵列，其特征在于，所述驱动电压产生电路包括：第一运放、第一晶体管、第二晶体管、第一电阻器、第二电阻器、电容器，

4.根据权利要求3所述的存储阵列，其特征在于，来自所述电源电压端的电源电压高于所述第二电压。

5.根据权利要求2所述的存储阵列，其特征在于，所述驱动电压产生电路包括：第一运放、第二运放、第二晶体管、第一至第四电阻器、第二反相器，

6.根据权利要求5所述的存储阵列，其特征在于，所述第一电阻器、所述第二电阻器、所述第三电阻器和所述第四电阻器的电阻值相等。

7.根据权利要求5或6所述的存储阵列，其特征在于，所述第一运放的第一输入端是同相输入端，所述第一运放的第二输入端是反相输入端，所述第二运放的第一输入端是同相输入端，所述第二运放的第二输入端是反相输入端。

8.根据权利要求1或2所述的存储阵列，其特征在于，所述驱动电压产生电路包括：第一运放、第二晶体管、第一电阻器，

9.根据权利要求8所述的存储阵列，其特征在于，所述第一运放的第一输入端是同相输入端，所述第一运放的第二输入端是反相输入端。

10.根据权利要求1所述的存储阵列，其特征在于，所述感测放大器包括：第三至第七晶体管，

技术总结本公开的实施例提供一种存储阵列。该存储阵列包括驱动控制电路和多个半导体存储装置。驱动控制电路包括参考电压选择电路、驱动电压产生电路。参考电压选择电路根据待写入的半导体存储装置的列选信号来输出参考电压。列选信号在半导体存储装置的数据写入期间处于有效电平。在列选信号从有效电平翻转为无效电平后的第一时间段内参考电压等于第二电压并且在其它时间段内参考电压等于第一电压。第二电压高于第一电压。驱动电压产生电路根据参考电压来生成驱动电压并在第一控制信号处于有效电平期间向半导体存储装置提供驱动电压。半导体存储装置包括感测放大器。感测放大器根据驱动电压来放大第一位线与第二位线之间的电压差。技术研发人员：金峻虎,陈晓燕受保护的技术使用者：浙江力积存储科技有限公司技术研发日：技术公布日：2024/3/21