具有双侧互连结构的堆叠式SRAM单元的制作方法

本公开涉及静态随机存取存储器(sram)。具体而言，本公开提供了一种基于互补场效应晶体管(cfet)的堆叠式sram单元以及用于制造堆叠式sram单元的方法。该堆叠式sram单元还包括通过双侧后道工序(beol)加工来制造的互连结构。背景技术：sram是一种半导体存储器，广泛用于电子、微处理器和通用计算应用。sram器件可以以静态方式存储数据，并且不需要像其他类型的存储器设备那样动态地更新。sram器件包括多个sram单元，其中每个sram单元被配置成存储数据的一个位。典型的sram单元具有用于存储该位的四个晶体管，其中这四个晶体管被配置成两个交叉耦合的反相器。sram单元有两个稳定状态，这两个状态决定了该位的逻辑“0”和“1”状态。除了用于存储该位的四个晶体管之外，典型的sram单元还包括另外两个晶体管(称为传输栅极(pg)晶体管)，它们被用于在位读取或位写入操作期间控制对这四个晶体管的访问。目前，制造sram单元的许多方法旨在减小sram单元的单元面积并提高其性能。例如，堆叠式sram单元，其中sram单元的晶体管被布置在一个堆叠在另一个之上的多个层级(或级别)中，可以导致减小的单元面积。例如，堆叠式sram单元可以基于cfet，其中nmos晶体管和pmos晶体管以堆叠的方式被加工，并且被交叉耦合以形成两个交叉耦合的反相器。然而，sram单元的晶体管的堆叠也导致缺点，特别是关于互连结构的设计。堆叠式sram单元的晶体管可以通过使用通孔连接到例如字线和位线。然而，由于堆叠式布置，这些通孔变得相对长，这导致高通孔电容。事实上，堆叠式sram单元的通孔电容可能占据总beol电容的很大百分比。另一缺点是，当使用这种堆叠式sram单元时，字线和位线的宽度受到限制。结果，变得难以进一步缩小sram单元的单元面积，并且难以进一步提高性能。

背景技术

技术实现思路

1、鉴于以上内容，本公开旨在提供一种经改进的sram单元。目的是提供一种sram单元，该sram单元具有紧凑单元面积和小通孔电容。另一目的是实现宽字线和位线。为此，具体而言，目的是设计一种适用于堆叠式sram单元的经改进的互连结构。另一目的是提供一种在制造堆叠式sram单元和互连结构方面高效的方法。

2、这些以及其他目的是通过在独立权利要求中描述的解决方案来达成的。在从属权利要求中描述了有利的实施方式。

3、本公开的第一方面提供一种堆叠式静态随机存取存储器sram单元，包括：两个第一晶体管结构；两个第二晶体管结构，其中第一晶体管结构和第二晶体管结构形成一对交叉耦合的反相器；一个或两个传输栅极(pg)晶体管结构；布置在第一和第二晶体管结构上方的一个或多个第一电源轨和/或一个或多个第二电源轨，其中一个或多个第一电源轨通过相应的第一通孔从上方连接到第一晶体管结构中的至少一者，和/或一个或多个第二电源轨通过相应的第二通孔从上方连接到第二晶体管结构中的至少一者；以及

4、布置在pg晶体管结构下方的一个或两个位线，其中每个位线通过相应的第三通孔从下方连接到一个pg晶体管结构。

5、第一方面的sram单元可以是五晶体管结构(5t)或六晶体管结构(6t)sram单元。然而，sram单元也可以包括额外的晶体管结构，并且在这种情况下，例如可以是7t、8t、9t或10t sram单元。

6、本公开中的晶体管结构可以是或可以包括诸如fet之类的晶体管，或者可以是或可以包括其功能类似于晶体管的更复杂的基于半导体的结构。例如，这种基于半导体的结构可以是例如设置有全环绕栅极的纳米片结构、鳍结构或叉片结构。对于全环绕栅极，栅极结构可以是完全包围晶体管结构的沟道层的环绕式栅极结构，或者可以是所谓的叉片型，其中栅极结构仅环绕晶体管结构的一部分沟道层。在后一情形中，介电壁可以形成将沟道层分隔开的叉片壁的一部分。

7、值得注意的是，在本公开中，术语“下方”和“上方”、“底部”和“顶部”或类似术语应相对于彼此来被解释。具体而言，这些术语描述sram单元的相对侧，或者sram单元的任何元件的相对侧。这些术语可以描述堆叠式sram单元的元件(例如，晶体管结构、线、轨等)沿着堆叠方向的关系。堆叠方向可以与sram单元的多个层级的布置相对准。也就是说，两个或更多个层级布置在彼此上方意味着这些层级沿着某个方向(堆叠方向)一个接一个地布置。上述术语也可以互换。例如，在第一方面的sram单元中，一个或两个位线被放置在sram单元的底部，而电源轨被放置在sram单元的顶部。然而，一个或两个位线也可以被认为在sram单元的顶部，而电源轨可以被认为是在堆叠式sram单元的底部。

8、在sram单元的一个实现中，字线被布置在pg晶体管结构下方，其中字线通过一个或两个相应的第四通孔从下方连接到一个或两个pg晶体管结构。

9、上述第一方面的堆叠式sram单元及其实现形式具有比例如常规平面sram单元更小的单元面积。第一方面的sram单元还允许将位线放置在晶体管结构的与一个或多个电源轨相对的一侧上(即，底侧对顶侧)。此外，字线也可以被放置在晶体管结构的与一个或多个电源轨相对的一侧上。这意味着beol的金属层可以被布置在sram单元的两侧(即底侧和顶侧)，这允许减小第三和/或第四通孔的长度，并且可能减小第一和/或二通孔的长度。因此，sram单元以及包括第一方面的sram单元的sram器件的总beol电容可被降低。此外，双侧beol加工还允许使位线和字线更宽，这降低了它们的电阻。

10、作为上述的结果，利用第一方面的堆叠式sram单元便于缩小单元面积，并且可以提高sram单元和sram器件的性能。在sram单元的一个实现中，sram单元包括多个堆叠层级，其中第一、第二或pg晶体管结构中的至少一者被形成在每一层级中。

11、每一层级可以是sram单元的在加工下一层级(上方或下方的一个层级)之前、在其中加工sram单元的一个或多个元件的一个级或层。如上所述，这些层级沿着堆叠式sram单元的堆叠方向来被布置。例如，第一方面的sram单元可以包括两个、三个或六个层级。将晶体管结构堆叠在多个层级中允许减小sram单元的单元面积。

12、在sram单元的一个实现中，第一晶体管结构被形成在sram单元的第一层级中；第二晶体管结构被形成在sram单元的第二层级中，第二层级被布置在第一层级上方；一个或两个pg结构被形成在sram单元的第一层级中或第三层级中，第三层级被布置在第一层级下方；以及第一和第二电源轨被布置在第二层级上方，其中第一电源轨通过相应的第一通孔从上方连接到第一晶体管结构，并且第二电源轨通过相应的第二通孔从上方连接到第二晶体管结构。

13、该实现分别描述了用于减小单元面积的两层级或三层级sram单元。提供了一种用于sram单元的互连结构，其导致较低的通孔电容。两层级或三层级sram单元的晶体管结构也可以被不同地布置。例如，在一实现形式中，第二晶体管结构可以被形成在第一层级中，而第一晶体管结构被形成在第二层级中。在这种情况下，pg晶体管结构可以被形成在第三层级中，或者与第二晶体管结构一起被形成第一层级中。

14、在sram单元的一个实现中，每个第三通孔的长度小于第二层级的高度；和/或每个第四通孔的长度小于第二层级的高度。

15、在sram单元的一个实现中，第一pg晶体管结构被形成在sram单元的第一层级中；两个第一晶体管结构和两个第二晶体管结构分别被形成在sram单元的第二层级、第三层级、第四层级和第五层级中，第二层级被布置在第一层级上方，第三层级被布置在第二层级上方，第四层级被布置在第三层级上方，并且第五层级被布置在第四层级上方；第二pg晶体管结构被形成在sram单元的第六层级中，第六层级被布置在第五层级上方；第一位线被布置在第一层级下方，并且通过一个第三通孔从下方连接到第一pg晶体管结构；以及第二位线被布置在第六层级上方，并且通过第五通孔从上方连接到第二pg晶体管结构。

16、该实现描述了用于减小单元面积的六层级sram单元。第一晶体管结构和第二晶体管结构可以按任何次序，例如交错或非交错，分别布置在第二至第五层级中。

17、在sram单元的一个实现中，晶体管结构是纳米片晶体管结构、或叉片晶体管结构或鳍式晶体管结构。

18、在sram单元的一个实现中，第一晶体管结构和一个或两个pg晶体管结构是pmos晶体管结构，且第二晶体管结构是nmos晶体管结构。

19、在sram单元的一个实现中，第一晶体管结构是上拉(pu)晶体管结构，且第二晶体管结构是sram单元的下拉(pd)晶体管结构。

20、在sram单元的一个实现中，一个或多个第一电源轨被配置成提供供电电压(vdd)，并且一个或多个第二电源轨被配置成提供接地电压(vss)。

21、在sram单元的一个实现中，第一晶体管结构和一个或两个pg晶体管结构是nmos晶体管结构，且第二晶体管结构是pmos晶体管结构。

22、在sram单元的一个实现中，第一晶体管结构是pd晶体管结构，且第二晶体管结构是pu晶体管结构。

23、在sram单元的一个实现中，一个或多个第一电源轨被配置成提供接地电压(vss)，并且一个或多个第二电源轨被配置成提供供电电压(vdd)。

24、本公开的第二方面提供一种用于加工堆叠式静态随机存取存储器sram单元的方法，该方法包括：在基板上加工一个或两个传输栅极pg晶体管结构；在基板上或在pg晶体管结构上方加工两个第一晶体管结构；在基板上或在pg晶体管结构上方加工两个第二晶体管结构；由第一晶体管结构和第二晶体管结构形成一对交叉耦合的反相器；在第二晶体管结构上方加工一个或多个第一电源轨和/或一个或多个第二电源轨；加工相应的第一通孔以将一个或多个第一电源轨从上方连接到第一晶体管结构中的至少一者，和/或加工相应的第二通孔以将一个或多个第二电源轨从上方连接到第二晶体管结构中的至少一者；去除基板；在一个或两个pg晶体管结构下方加工一个或两个位线；以及加工相应的一个或两个第三通孔，以从下方将每个位线分别连接到一个pg晶体管结构。

25、第二方面的该方法使得能够制造第一方面的堆叠式sram单元及其任何实现形式，包括互连结构。因此，第二方面的方法可以实现与上述第一方面的堆叠式sram单元相同的优点。

26、第二方面的方法可以实现双侧beol加工。例如，可以在该堆叠的正面上加工一个或多个电源轨。然后，在去除基板之后，可以翻转(即，反转)该堆叠，并且可以在先前背面(翻转之后的正面)上加工一个或两个位线。以此方式，可以在sram单元的晶体管结构的两侧上加工beol层和各结构，以便获得本公开中提出的互连结构，并因此获得经降低的通孔电容和经减小的存储器线电阻的上述益处。

27、在该方法的一个实现中，第一晶体管结构是从第一沟道层加工的，并且第二晶体管结构是从第二沟道层加工的；以及其中第二沟道层被堆叠在第一沟道层上方和/或第一沟道层和第二沟道层中的至少一者被形成在基板上。

28、在该方法的一个实现中，去除基板包括从背面减薄基板，以暴露形成在基板上的沟道层。

29、在该方法的一个实现中，晶体管结构是纳米片晶体管结构或鳍式晶体管结构，并且该方法包括从分开的沟道层加工同一层级中的晶体管结构。

30、在该方法的一个实现中，晶体管结构是叉片晶体管结构，并且该方法包括：加工用于sram单元的同一层级中的晶体管结构的两个沟道层；加工沟道层之间的介电壁；以及加工环绕沟道层的一个或两个栅极结构，以形成同一层级的相应晶体管结构。

31、根据上述方面和各实现，本公开提出了一种使用混合cfet技术的sram单元设计。“混合”一词是指有源区(即第一和第二沟道层这两者的横向延伸)是使用所谓的单片cfet方案使用单侧加工来形成的，而该工艺的其余部分遵循使用双侧加工的所谓顺序方案。例如，用于互连结构的栅极结构和金属层可以被形成在该堆叠的一侧上，并且随后(例如，在翻转该堆叠之后)用于互连结构的栅极结构或金属层可以被形成在该堆叠的另一侧上。例如，与常规基于纳米片和叉片的sram单元相比，使用cfet集成技术可以提供大的单元面积减小。此外，beol金属层的双侧加工还允许放宽金属宽度并缩短字线和位线的通孔连接。因此，位线和字线的电阻可以降低，并且用于连接位线和字线的通孔的电容可以降低。结果，sram单元的性能可以提高。