传输电路、存储器芯片及存储系统的制作方法

本公开实施例涉及电路领域，特别涉及一种传输电路、存储器芯片及存储系统。

背景技术：

1、集成电路封装是集成电路技术领域的重要生产环节，近年来计算机、通信相关技术的发展，对集成电路封装技术提出了更高的要求，即更小、更薄、更轻、更可靠、多功能、低功耗和低成本。在二维组装密度已经达到理论最大值的情况下，更高密度的三维立体堆叠封装技术(3d封装)开始发展起来。

2、3d封装是在二维立体堆叠封装(2d-mcm)技术基础上发展起来的高级多芯片组件技术，采用三维(x、y、z方向)结构形式对ic芯片进行三维集成的技术。常规的3d封装是指在不改变封装体尺寸的前提下，在同一个封装体内沿垂直方向叠放两个以上芯片的封装技术。

3、目前存在封装体内芯片之间传输速率较低的问题。

技术实现思路

1、本公开实施例提供一种传输电路、存储器芯片及存储系统，至少可以提高传输电路的传输速率。

2、根据本公开一些实施例，本公开实施例一方面提供一种传输电路，包括：编码转换模块，被配置为，接收多个数据组，每个所述数据组包括n比特数据，n为大于或等于2的正整数，对每个所述数据组进行编码处理，以生成并输出与多个所述数据组一一对应的多个编码电压信号，每个所述编码电压信号的电压值与对应的所述数据组的数值相关；传输通道，所述传输通道接收并传输所述多个编码电压信号，所述传输通道包括多个数据传输单元，每个所述数据传输单元接收并传输对应的一个所述编码电压信号；解码转换模块，被配置为，接收所述传输通道传输的所述多个编码电压信号，并对每个所述编码电压信号进行解码处理，以将每个所述编码电压信号还原成对应的所述数据组。

3、在一些实施例中，所述编码转换模块包括：多个编码单元，与所述多个数据组一一对应，每一所述编码单元被配置为，接收对应的所述数据组的n比特数据，并基于n比特数据生成并输出电压控制信号，所述电压控制信号包括m比特子控制信号，m为大于或等于2的正整数；其中，所述电压控制信号的m比特子控制信号的取值与所述数据组的n比特数据的数值具有对应关系；多个电压转换单元，与所述多个编码单元一一对应，每一所述电压转换单元与对应的所述编码单元连接，每一所述电压转换单元被配置为，接收来自对应的所述编码单元的所述电压控制信号，根据所述电压控制信号生成与所述电压控制信号相对应的所述编码电压信号，并通过所述电压转换单元的输出端输出所述编码电压信号。

4、在一些实施例中，每一所述编码单元包括：m个逻辑电路，所述逻辑电路接收所述数据组的n比特数据，并对n比特数据进行逻辑运算。

5、在一些实施例中，m＝2n时，每一所述逻辑电路包括与门，m个所述逻辑电路包括m个所述与门；每个所述与门的第i输入端接收第i比特数据或者所述第i比特数据的反相信号，且任意两个所述与门的输入端接收的信号均不完全相同；每个所述与门的输出端输出1比特子控制信号，m个所述与门输出的所有信号构成所述电压控制信号；其中，i为大于或等于1且小于等于n的整数。

6、在一些实施例中，n＝2时，所述数据组包括第一比特数据及第二比特数据，所述逻辑电路包括：第一与门，所述第一与门接收所述第一比特数据及所述第二比特数据，并输出第一比特子控制信号；第二与门，所述第二与门接收所述第一比特数据及所述第二比特数据的反相信号，并输出第二比特子控制信号；第三与门，所述第三与门接收所述第一比特数据的反相信号及所述第二比特数据，并输出第三比特子控制信号；第四与门，所述第四与门接收所述第一比特数据及所述第二比特数据的反相信号，并输出第四比特子控制信号，所述第一与门、所述第二与门、所述第三与门及所述第四与门输出的所有信号构成所述电压控制信号。

7、在一些实施例中，每个所述电压转换单元包括：串联在第一电源与接地端之间的m-1个分压电阻，每个所述分压电阻的阻值相同，且m个分压节点分别连接于m-1个所述分压电阻的两端，每个分压节点对应一个分压电压值；m个开关，每一所述开关的第一端分别连接一个对应的所述分压节点，每一所述开关的第二端均与所述电压转换单元的输出端连接，每一所述开关接收对应的所述电压控制信号的1比特子控制信号，并响应于所述子控制信号导通或截止所述分压节点与所述电压转换单元的输出端。

8、在一些实施例中，所述m比特子控制信号中，1比特子控制信号为第一电平，其余子控制信号为第二电平。

9、在一些实施例中，所述数据组中的n比特数据对应的数值越小，通过所述编码转换模块及所述电压转换单元生成的所述编码电压信号的电压值越小。

10、在一些实施例中，所述解码转换模块包括：多个解码单元，与所述多个编码电压信号一一对应；每一所述解码单元被配置为，接收对应的所述编码电压信号，并根据所述编码电压信号的电压值生成电压标识信号，所述电压标识信号包括p比特子标识信号，p为大于或等于1的正整数；多个数字转换单元，与所述多个解码单元一一对应；每一所述数字转换单元与对应的所述解码单元连接，被配置为，接收所述电压标识信号，并对所述电压标识信号进行解码以生成对应的所述数据组的n比特数据。

11、在一些实施例中，每个所述解码单元包括：p个运算放大器，每个所述运算放大器的反相输入端接收所述编码电压信号，正相输入端接收一个参考电压，不同的所述运算放大器接收的所述参考电压不同，且每个所述参考电压的电压值与所述编码电压信号的输出电压值不同，每个所述运算放大器的输出端输出1比特子标识信号，p个所述运算放大器输出的所有信号构成所述电压标识信号。

12、在一些实施例中，当n＝2且p＝3时，所述运算放大器根据正相输入端接收的所述参考电压信号的电压值从小到大分为第一运算放大器、第二运算放大器及第三运算放大器，所述数字转换单元包括：异或门，所述异或门的输入端与所述第三运算放大器的输出端及所述第二运算放大器的输出端连接，第一或非门，所述第一或非门的输入端与所述异或门的输出端及所述第一运算放大器的输出端和所述第一或非门的输入端连接，所述第一或非门的输出端输出第一比特数据；第二或非门，所述第二或非门的输入端与所述第一运算放大器的输出端和所述第二运算放大器的输出端与所述第二或非门输入端连接，所述第二或非门的输出端输出第二比特数据。

13、在一些实施例中，所述传输电路还包括：第一采样电路，所述第一采样电路与所述编码转换模块连接，被配置为，接收串行传输的一组输入数据，并基于第一采样信号的触发沿对所述输入数据进行采样，产生并输出并行传输的多个数据组；所述第一采样信号的触发沿包括第一跳变沿及第二跳变沿，所述第一采样电路在所述第一采样信号每次处于所述第一跳变沿或者所述第二跳变沿时采样1比特输入数据并输出。

14、在一些实施例中，所述第一采样电路，还被配置为，基于所述第一采样信号的连续n个所述第一跳变沿或者所述第二跳变沿，从串行传输的一组输入数据中采样n比特数据，并将所述n比特数据作为一个所述数据组输出至所述编码转换模块。

15、在一些实施例中，所述传输电路还包括：第二采样电路，所述第二采样电路与所述解码转换模块连接，被配置为，接收还原后的所述多个数据组，并基于第二采样信号对每个所述数据组的n比特数据进行采样，并将采样得到的所述n比特数据并行输出；其中，所述第二采样信号为对所述第一采样信号延迟第一预设时间后得到。

16、在一些实施例中，所述传输电路还包括：第三采样电路，所述第三采样电路与所述解码转换模块，被配置为，接收并行传输的一组输入数据，并基于第三采样信号的触发沿对所述输入数据进行采样，产生并输出并行传输的多个数据组；所述第三采样信号的触发沿包括第三跳变沿及第四跳变沿，所述第三采样电路在所述第三采样信号每次处于所述第三跳变沿或者所述第四跳变沿时采样1比特输入数据并输出。

17、在一些实施例中，所述传输电路还包括：第四采样电路，所述第四采样电路与所述解码转换模块连接，被配置为，接收还原后的所述多个数据组，并基于第四采样信号对每个所述数据组的n比特数据进行采样，并将采样得到的所述n比特数据串行输出；其中，所述第四采样信号为对所述第三采样信号延迟第二预设时间后得到。

18、在一些实施例中，所述传输单元包括：硅通孔。

19、在一些实施例中，所述多个编码电压信号在所述传输通道中通过多个对应的所述数据传输单元并行传输。

20、根据本公开一些实施例，本公开实施例另一方面还提供一种存储器芯片，包括：编码转换模块，被配置为，接收待读出的多个数据组，每个所述数据组包括n比特数据，n为大于或等于2的正整数，对所述数据组进行编码处理，以生成与待读出的所述数据组的数值具有对应的电压值的读出编码电压信号，并将所述读出编码电压信号输出至传输通道；解码转换模块，被配置为，接收所述传输通道传输的多个写入编码电压信号，并对所述多个写入编码电压信号进行解码处理，以将所述多个写入编码电压信号还原成对应的待写入的多个数据组；所述写入编码电压信号的电压值与待写入的数据组的数值具有对应关系。

21、根据本公开一些实施例，本公开实施例另一方面还提供一种存储系统，包括：存储芯片，所述存储芯片包括：第一编码转换模块，被配置为，接收连续传输的一组数据，并将一组数据转换为并行传输的多个第一数据组，每个所述第一数据组包括n比特数据，n为大于或等于2的正整数，对每个所述第一数据组进行编码处理，以生成并输出具有与所述多个第一数据组的数值对应的电压值的多个编码电压信号；传输通道，所述传输通道接收并传输所述多个编码电压信号，所述传输通道包括多个数据传输单元，每个数据传输单元接收并传输对应的一个所述编码电压信号；逻辑芯片，所述逻辑芯片包括：第一解码转换模块，被配置为，接收所述传输通道传输的所述多个编码电压信号，并对每个所述编码电压信号进行解码处理，以将每个所述编码电压信号还原成对应的所述第一数据组。

22、在一些实施例中，所述逻辑芯片还包括：第二编码转换模块，被配置为，接收连续传输的一组数据，并将一组数据转换为并行传输的多个第二数据组，每个所述第二数据组包括x比特数据，x为大于或等于2的正整数，对每个所述第二数据组进行编码处理，以生成并输出具有与所述多个第二数据组的数值对应的电压值的多个第二编码电压信号；所述存储芯片还包括：第二解码转换模块，被配置为，接收所述传输通道传输的所述多个第二编码电压信号，并对每个所述第二编码电压信号进行编码处理，以将所述第二编码电压信号还原成对应的所述第二数据组。

23、在一些实施例中，响应于写使能，所述第二编码转换模块导通，所述第一解码转换模块关闭，所述逻辑芯片将一组数据转换为多个并行传输的多个第二数据组，并对每个所述第二数据组进行编码，并输出具有与所述多个第二数据组的数值对应的电压值的多个第二编码电压信号；所述传输通道接收并传输所述多个第二编码电压信号；所述第二解码转换模块导通，所述第一编码转换模块关闭，所述存储芯片接收所述传输通道传输的所述多个第二编码电压信号，并对每个所述第二编码电压信号进行解码，以将每个所述第二编码电压信号还原成对应的所述第二数据组，并对所述第二数据组进行采样，以生成多个并行传输x比特数据。

24、在一些实施例中，响应于读使能，所述第一编码转换模块导通，所述第二解码转换模块关闭，所述存储芯片将一组数据转换为多个并行传输的多个第一数据组，并对每个第一数据组进行编码，并输出具有与所述多个第一数据组的数值对应的电压值的多个编码电压信号；所述传输通道接收并传输所述多个编码电压信号；所述第一解码转换模块导通，所述第二编码转换模块关闭，所述逻辑芯片接收所述传输通道传输的所述多个编码电压信号，并对每个所述编码电压信号进行解码，以将每个所述编码电压信号还原成对应的所述第一数据组，并对每个所述第一数据组进行采样，以生成多个串行传输的n比特数据。

25、本公开实施例提供的技术方案至少具有以下优点：通过编码转换模块将多个数据组中的多比特数据进行编码处理，以生成多个与数据组的数值对应的多个编码电压信号，通过传输通道将编码电压信号传输至解码转换模块，从而再通过解码转换模块将多个编码电压信号进行还原，从而实现数据的传输，通过将n比特数据编码成一个编码电压信号的方式可以减少传输通道所需要传输信号的数量，从而可以提高整个传输电路的传输速率，进而提高整个存储系统的传输速率。