测试控制电路、测试系统、测试控制方法及存储器与流程

本公开涉及但不限定于一种测试控制电路、测试系统、测试控制方法及存储器。

背景技术：

1、存储器是用于存储数据的器件，存储器中设置有若干mr(mode register，模式寄存器)，其中第九个模式寄存器mr9是供应方特定测试寄存器(vendor specific testregister)，用于进入测试模式以进行测试。

2、现有技术中，模式寄存器mr9在接收到寄存器地址信息之后，如果其中包括模式寄存器mr9的地址信息，那么模式寄存器mr9会向译码器发送有效的指示信号，以使译码器根据内部测试端口发送的时钟信号对接收到的命令地址信号进行译码。存储器中包括多个测试电路(test mode)，译码结果用于使能至少一个测试电路中的目标测试电路，以生成对应的测试命令，测试命令将被发送给对应的待测试电路以使其执行对应的动作，进而基于该动作的执行结果判断待测试电路的性能。执行的动作与测试命令的内容相关，不同测试电路用于输出不同的测试命令，不同的测试命令可以被输入到同一待测试电路。

3、然而，在将封装好的存储器交付给客户之后，客户无法通过上述方案对存储器进行测试。

技术实现思路

1、本公开一实施例提供一种测试控制电路、测试系统、测试控制方法及存储器，以在存储器封装好之后还可以对存储器进行测试。

2、本公开实施例提供一种测试控制电路，包括：第一模式寄存器、第二模式寄存器、第一处理电路和第一译码器；

3、所述第一模式寄存器的输出端、所述第二模式寄存器的输出端均连接至所述第一处理电路的输入端，所述第一处理电路用于在所述第一模式寄存器和所述第二模式寄存器均处于工作状态的情况下，根据外部通用端口发送的第一时钟信号生成译码时钟信号；

4、所述第一处理电路的输出端连接至所述第一译码器的第一输入端，所述第一译码器用于在所述译码时钟信号的控制下，对所述第一译码器的第二输入端接收到的命令地址信号进行译码，以使能译码结果指示的目标测试电路，生成对应的测试命令。

5、在一些实施方式中，所述第一处理电路包括第一与电路，用于将所述第一模式寄存器发送的第一指示信号、所述第二模式寄存器发送的第二指示信号和所述第一时钟信号的与信号作为所述译码时钟信号，所述第一指示信号用于表示所述第一模式寄存器的状态，所述第二指示信号用于表示所述第二模式寄存器的状态。

6、在一些实施方式中，所述第一与电路具有使能输入端，用于接收目标使能信号，以将所述目标使能信号、所述第一指示信号、所述第二指示信号和所述第一时钟信号之间的与信号，作为所述译码时钟信号，所述目标使能信号为高电平有效信号。

7、在一些实施方式中，所述第二模式寄存器包括至少两个模式寄存器。

8、在一些实施方式中，所述第一与电路包括第一与门至第四与门；

9、其中，第一与门的第一输入端与所述第一模式寄存器的输出端连接，用于根据所述第一指示信号和所述第一与门的第二输入端接收的所述目标使能信号生成第一与信号；

10、第二与门的两个输入端对应连接所述第二模式寄存器中两个模式寄存器的输出端，用于根据所述第二模式寄存器中两个模式寄存器发送的第二指示信号生成第二与信号；

11、第三与门的第一输入端连接所述第二与门的输出端，所述第三与门的第二输入端连接所述外部通用端口，用于根据所述第二与信号和所述第一时钟信号生成第三与信号；

12、第四与门的两个输入端分别连接所述第一与门的输出端和所述第三与门的输出端，所述第四与门的输出端与所述第一译码器的第一输入端连接，所述第四与门用于根据所述第一与信号和所述第三与信号生成第四与信号作为所述译码时钟信号，并将所述译码时钟信号发送给所述第一译码器。

13、在一些实施方式中，所述测试控制电路还包括：第二处理电路和第二译码器；

14、所述第二处理电路的输入端与所述第一模式寄存器的输出端、所述第二模式寄存器的输出端连接，用于在所述第一模式寄存器处于工作状态且所述第二模式寄存器处于休眠状态的情况下，根据接收到的命令地址信号生成有效命令地址信号；

15、所述第二译码器的第一输入端与所述第二处理电路的输出端连接，用于在内部测试端口发送的第二时钟信号的控制下，对所述有效命令地址信号进行译码。

16、在一些实施方式中，所述第二处理电路包括反相电路和第二与电路；

17、所述反相电路的输入端与所述第二模式寄存器的输出端连接，所述反相电路的输出端与所述第二与电路的第一输入端连接，所述反相电路用于将所述第二模式寄存器发送的第二指示信号的反相信号发送给所述第二与电路；

18、所述第二与电路的第二输入端与所述第一模式寄存器的输出端连接，所述第二与电路的输出端与所述第二译码器的第一输入端连接，用于将所述第一模式寄存器发送的第一指示信号、所述反相电路输出的反相信号以及所述第二与电路的第三输入端接收到的命令地址信号之间的与信号作为所述有效命令地址信号，发送给所述第二译码器。

19、在一些实施方式中，所述第二模式寄存器包括两个模式寄存器，所述反相电路包括第一非门和第二非门，所述第二与电路包括第五与门至第七与门；

20、所述第一非门的输入端连接所述第二模式寄存器中的一个模式寄存器的输出端，用于生成所述第二模式寄存器中所述一个模式寄存器的第二指示信号的第一反相信号；

21、所述第二非门的输入端连接所述第二模式寄存器中的另一个模式寄存器的输出端，用于生成所述第二模式寄存器中所述另一个模式寄存器的第二指示信号的第二反相信号；

22、所述第一非门的输出端和所述第二非门的输出端分别连接至所述第五与门的两个输入端，所述第五与门用于根据所述第一反相信号和所述第二反相信号生成第五与信号；

23、第六与门的两个输入端分别连接所述第五与门的输出端和所述第一模式寄存器的输出端，所述第六与门用于根据所述第五与信号和所述第一模式寄存器发送的第一指示信号生成第六与信号；

24、第七与门的第一输入端连接所述第六与门的输出端，所述第六与门的输出端与所述第二译码器的第一输入端连接，所述第七与门用于根据所述第六与信号和所述第七与门的第二输入端接收的命令地址信号生成第七与信号，作为所述有效命令地址信号，并将所述有效命令地址信号发送给所述第二译码器。

25、第二方面，本公开实施例提供一种测试系统，包括第一方面所述的测试控制电路和至少一个测试电路，所述测试控制电路用于通过译码结果使能所述测试电路中的目标测试电路，生成对应的测试命令。

26、第三方面，本公开实施例提供一种测试控制方法，应用于第一方面所述的测试控制电路中，该方法包括：

27、接收第一指示信号和第二指示信号；

28、若所述第一指示信号表示所述第一模式寄存器处于工作状态，且所述第二指示信号表示所述第二模式寄存器处于工作状态，则根据外部通用端口发送的第一时钟信号生成译码时钟信号；

29、基于所述译码时钟信号，对所述第一译码器的第二输入端接收到的命令地址信号进行译码；

30、使能译码结果指示的目标测试电路，生成对应的测试命令。

31、在一些实施方式中，所述若所述第一指示信号表示第一模式寄存器处于工作状态，且所述第二指示信号表示第二模式寄存器处于工作状态，则根据外部通用端口发送的第一时钟信号生成译码时钟信号，包括：

32、接收目标使能信号；

33、在所述目标使能信号有效，且所述第一指示信号表示第一模式寄存器处于工作状态，且所述第二指示信号表示第二模式寄存器处于工作状态，则根据外部通用端口发送的第一时钟信号生成译码时钟信号。

34、在一些实施方式中，所述方法还包括：

35、若所述第一指示信号表示第一模式寄存器处于工作状态，且所述第二指示信号表示第二模式寄存器处于休眠状态的情况下，根据接收到的命令地址信号生成有效命令地址信号；

36、基于内部测试端口发送的第二时钟信号，对所述有效命令地址信号进行译码，并使能所述译码结果指示的目标测试电路，生成对应的测试命令。

37、第四方面，本公开实施例提供一种存储器，包括第二方面的测试系统。

38、本公开实施例提供一种测试控制电路、测试系统、测试控制方法及存储器，测试控制电路可以包括：第一模式寄存器、第二模式寄存器、第一处理电路和第一译码器。第一模式寄存器的输出端、第二模式寄存器的输出端均连接至第一处理电路的输入端，第一处理电路用于在第一模式寄存器和第二模式寄存器均处于工作状态的情况下，根据外部通用端口发送的第一时钟信号生成译码时钟信号；第一处理电路的输出端连接至第一译码器的第一输入端，第一译码器用于在译码时钟信号的控制下，对第一译码器的第二输入端接收到的命令地址信号进行译码，以使能译码结果指示的目标测试电路，生成对应的测试命令。由于外部通用端口可以在存储器封装好之后正常使用，从而在存储器封装好之后，仍然可以通过外部通用端口发送的第一时钟信号生成译码时钟信号，以控制第一译码器对命令地址信号进行译码，实现对目标测试电路的使能，对目标测试电路进行测试。此外，还可以通过切换命令地址信号以切换目标测试电路，提高存储器的测试覆盖率。