半导体结构及其制造方法与流程

本公开涉及半导体，具体涉及一种半导体结构及其制造方法。

背景技术：

1、传统结构的dram的缩放已逼近极限，为了进一步地提高dram的集成密度，发展新颖的3d dram结构十分重要。在新的3d结构下，引线需要通过台阶结构连接而出。相关技术的台阶结构，引线所连接的台阶结构中的金属层面积大小不一，从而导致rc延迟，影响半导体结构的性能。

技术实现思路

1、本公开的目的在于提供一种半导体结构及其制造方法，能够减小电阻电容延迟问题，提高半导体结构的性能。

2、根据本公开实施例的半导体结构的制造方法，包括：提供衬底和位于所述衬底上的叠层结构，所述叠层结构包括在垂直方向上交替堆叠设置的第一绝缘层和半导体层，所述叠层结构具有第一区域；刻蚀去除所述第一区域的部分所述叠层结构至所述衬底，以形成多个间隔排布的第一沟槽和位于所述第一沟槽之间的多个第一台阶区域；于所述第一沟槽内形成第二绝缘层；沿所述垂直方向刻蚀多个所述第一台阶区域的叠层结构，以形成第一台阶结构；在所述第一台阶结构顶部形成导电层；去除所述导电层下方的所述半导体层。

3、根据本公开的一些实施例，多个所述第一台阶区域沿水平方向依次为第1台阶区域至第n台阶区域；沿所述垂直方向刻蚀多个所述第一台阶区域的叠层结构，以形成第一台阶结构，包括：沿所述水平方向依次刻蚀所述第一台阶区域且至少刻蚀所述第一台阶区域的一层所述第一绝缘层和所述半导体层，其中在刻蚀第j台阶区域时同时刻蚀第1台阶区域至第j-1台阶区域，其中，1<j≤n，j和n为大于1的整数，以形成第一台阶结构。

4、根据本公开的一些实施例，所述半导体层为硅层，提供衬底和位于所述衬底上的叠层结构的步骤包括：提供所述衬底；采用外延工艺于所述衬底上形成多层交替分布的硅层和硅锗层；去除所述硅锗层；于所述硅层之间形成所述第一绝缘层，以形成所述叠层结构。

5、根据本公开的一些实施例，刻蚀去除所述第一区域的部分所述叠层结构至所述衬底，包括：于所述叠层结构的表面形成光刻胶层，位于所述第一区域的光刻胶层具有定义所述第一沟槽位置的刻蚀孔；沿所述刻蚀孔刻蚀所述叠层结构以形成多个所述第一沟槽，所述第一沟槽在所述第一区域沿水平方向均匀分布，相邻所述第一沟槽之间的所述第一台阶区域面积相同；去除所述光刻胶层。

6、根据本公开的一些实施例，所述叠层结构还包括与所述第一区域邻接的第二区域，沿所述垂直方向刻蚀多个所述第一台阶区域的叠层结构的步骤包括：形成掩膜层，所述掩膜层形成在所述第二绝缘层的表面和所述叠层结构的所述第二区域的表面；以所述掩膜层为掩膜沿所述垂直方向依次刻蚀多个所述第一台阶区域的叠层叠层结构。

7、根据本公开的一些实施例，以所述掩膜层为掩膜沿所述垂直方向依次刻蚀所述第一台阶区域的步骤包括：于多个所述第一台阶区域的表面形成遮挡层；在刻蚀所述第一台阶区域的叠层结构之前，刻蚀部分所述遮挡层，并保留未被刻蚀的所述台阶区域表面的所述遮挡层。

8、根据本公开的一些实施例，沿所述垂直方向刻蚀多个所述第一台阶区域的叠层结构的步骤包括：刻蚀各所述第一台阶区域的叠层结构中至少一层所述第一绝缘层和所述半导体层至暴露目标半导体层表面停止。

9、根据本公开的一些实施例，在所述第一台阶结构顶部形成导电层的步骤包括：于所述第一台阶结构的表面沉积形成所述导电层。

10、根据本公开的一些实施例，所述半导体层为硅层，在所述第一台阶结构顶部形成导电层的步骤包括：刻蚀去除所述第一台阶结构表面的至少部分所述硅层；于所述第一台阶结构中剩余的所述硅层表面沉积形成所述导电层。

11、根据本公开的一些实施例，所述半导体层为硅层，在所述第一台阶结构顶部形成导电层的步骤包括：对所述第一台阶结构顶部的所述硅层进行金属硅化工艺处理以形成所述导电层。

12、根据本公开的一些实施例，所述制造方法还包括：于所述导电层表面形成第三绝缘层；于所述台阶区域上的所述第三绝缘层内形成暴露所述导电层的导电通孔；于所述导电通孔内形成导电柱，所述导电柱于所述导电层接触连接。

13、根据本公开的一些实施例，所述叠层结构还包括与所述第一区域间隔排布的第三区域，刻蚀去除所述第一区域的部分所述叠层结构至所述衬底的同时还包括：刻蚀去除所述第三区域的部分所述叠层结构至所述衬底，以形成多个间隔排布的第二沟槽和位于所述第二沟槽之间的多个第二台阶区域；

14、沿所述垂直方向刻蚀多个所述第一台阶区域的叠层结构，以形成第一台阶结构的同时还包括：沿所述垂直方向刻蚀多个所述第二台阶区域的叠层结构，以形成第二台阶结构。

15、根据本公开的一些实施例，去除所述导电层下方的所述半导体层的步骤包括：形成刻蚀槽，所述刻蚀槽露出所述叠层结构中所述第一台阶结构的侧面；沿所述刻蚀槽去除所述第一台阶结构中的所述半导体层，以形成第一空隙；在所述刻蚀槽及所述第一空隙中填充形成绝缘支撑层。

16、本公开还提出了一种半导体结构。

17、根据本公开实施例的半导体结构包括：衬底和位于所述衬底上的叠层结构，所述叠层结构包括第一区域；绝缘台阶结构，所述绝缘台阶结构位于所述第一区域且包括多个间隔排布的绝缘台阶，任意两个绝缘台阶的高度不相同；导电层，所述导电层分别位于各所述绝缘台阶上。

18、根据本公开的一些实施例，所述半导体结构还包括：多个导电柱，多个导电柱分别与所述导电层电连接。

19、根据本公开的一些实施例，所述绝缘台阶包括在垂直方向上交替设置的第一绝缘层和绝缘支撑层。

20、根据本公开的一些实施例，所述半导体结构还包括：第二绝缘层，所述第二绝缘层位于所述衬底上且位于相邻所述绝缘台阶之间。

21、根据本公开的一些实施例，所述叠层结构包括与所述第一区域邻接的第二区域，所述第二区域的叠层结构包括在垂直方向上交替堆叠设置的所述第一绝缘层和半导体层，位于各绝缘台阶上的导电层与各所述半导体层电连接。

22、由此根据本公开实施例的半导体结构及其制造方法，通过形成多个第一台阶区域，并对第一台阶区域进行刻蚀以形成第一台阶结构，在第一台阶结构的表面形成导电层，并去除导电层下方的半导体层，使得导电层均位于绝缘台阶上，每个导电层可与相同面积的半导体层相连，后续形成的导电柱与导电层连接，后续形成的导电柱连接的导电面积即面积相同的半导体层的面积和导电层的面积，从而能够减小与导电柱连接的导电面积的差异，而且通过控制导电层面积相同，进而可使得每个导电柱连接的导电面积相同，从而能够避免半导体结构的电阻电容延迟问题，提高半导体结构的性能。

技术特征：

1.一种半导体结构的制造方法，其特征在于，包括：

2.根据权利要求1所述的半导体结构的制造方法，其特征在于，多个所述第一台阶区域沿水平方向依次为第1台阶区域至第n台阶区域；沿所述垂直方向刻蚀多个所述第一台阶区域的叠层结构，以形成第一台阶结构，包括：

3.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述半导体层为硅层，提供衬底和位于所述衬底上的叠层结构的步骤包括：

4.根据权利要求1所述的半导体结构的制造方法，其特征在于，刻蚀去除所述第一区域的部分所述叠层结构至所述衬底，包括：

5.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述叠层结构还包括与所述第一区域邻接的第二区域，沿所述垂直方向刻蚀多个所述第一台阶区域的叠层结构的步骤包括：

6.根据权利要求5所述的半导体结构的制造方法，其特征在于，以所述掩膜层为掩膜沿所述垂直方向依次刻蚀所述第一台阶区域的步骤包括：

7.根据权利要求1所述的半导体结构的制造方法，其特征在于，沿所述垂直方向刻蚀多个所述第一台阶区域的叠层结构的步骤包括：刻蚀各所述第一台阶区域的叠层结构中至少一层所述第一绝缘层和所述半导体层至暴露目标半导体层表面停止。

8.根据权利要求1所述的半导体结构的制造方法，其特征在于，在所述第一台阶结构顶部形成导电层的步骤包括：于所述第一台阶结构的表面沉积形成所述导电层。

9.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述半导体层为硅层，在所述第一台阶结构顶部形成导电层的步骤包括：刻蚀去除所述第一台阶结构表面的至少部分所述硅层；于所述第一台阶结构中剩余的所述硅层表面沉积形成所述导电层。

10.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述半导体层为硅层，在所述第一台阶结构顶部形成导电层的步骤包括：对所述第一台阶结构顶部的所述硅层进行金属硅化工艺处理以形成所述导电层。

11.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述方法还包括：

12.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述叠层结构还包括与所述第一区域间隔排布的第三区域，刻蚀去除所述第一区域的部分所述叠层结构至所述衬底的同时还包括：

13.根据权利要求1所述的半导体结构的制造方法，其特征在于，去除所述导电层下方的所述半导体层的步骤包括：

14.一种半导体结构，其特征在于，包括：

15.根据权利要求14所述的半导体结构，其特征在于，还包括：

16.根据权利要求14所述的半导体结构，其特征在于，所述绝缘台阶包括在垂直方向上交替设置的第一绝缘层和绝缘支撑层。

17.根据权利要求14所述的半导体结构，其特征在于，还包括：

18.根据权利要求16所述的半导体结构，其特征在于，所述叠层结构包括与所述第一区域邻接的第二区域，所述第二区域的叠层结构包括在垂直方向上交替堆叠设置的所述第一绝缘层和半导体层，位于各绝缘台阶上的导电层与各所述半导体层电连接。

技术总结本公开提供了一种半导体结构及其制造方法，所述制造方法包括：提供衬底和位于所述衬底上的叠层结构，所述叠层结构包括在垂直方向上交替堆叠设置的第一绝缘层和半导体层，所述叠层结构具有第一区域；刻蚀去除所述第一区域的部分所述叠层结构至所述衬底，以形成多个间隔排布的第一沟槽和位于所述第一沟槽之间的多个第一台阶区域；于所述第一沟槽内形成第二绝缘层；沿所述垂直方向刻蚀多个所述第一台阶区域的叠层结构，以形成第一台阶结构；在所述第一台阶结构顶部形成导电层；去除所述导电层下方的所述半导体层。根据本公开实施例的半导体结构及其制造方法，能够减小电阻电容延迟问题，提高半导体结构的性能。技术研发人员：王弘,李晓杰受保护的技术使用者：长鑫存储技术有限公司技术研发日：技术公布日：2024/7/15