低损耗4H-SiC结势垒肖特基二极管及其制备方法

本发明属于半导体，具体涉及一种低损耗4h-sic结势垒肖特基二极管及其制备方法。

背景技术：

1、随着世界能源消耗的稳定增长，移动电子产品、智能家电产品、光伏电站、数据中心、电动汽车等对高效率、大功率及紧凑型电源提出了越来越迫切的需求，发展低损耗功率器件就显得十分重要。硅(si)在半导体科技的发展过程中承担着主要作用，但由于si自身理论极限较低，无法满足当下低能耗的需求，人们逐渐将目光转向第三代宽禁带半导体材料。

2、作为第三代宽禁带半导体材料的代表，碳化硅(4h-sic)具有更宽的禁带宽度(3.26ev)、更优异的热导率(4.6k/w)以及更高的雪崩击穿电场强度(2.2mv/cm)。因此，碳化硅被认为是低损耗电力电子器件的最佳选择，相较于si基器件，碳化硅可以在降低导通电阻的同时提高击穿电压，从而全面降低功率损耗。然而，高击穿电压下快速增长的导通电阻导致的高导通损耗限制了碳化硅在高压领域的进一步发展。

技术实现思路

1、为了解决现有技术中所存在的上述问题，本发明提供了一种低损耗4h-sic结势垒肖特基二极管及其制备方法。

2、本发明要解决的技术问题通过以下技术方案实现：

3、第一方面，本发明提供了一种低损耗4h-sic结势垒肖特基二极管，包括：

4、衬底；

5、叠加于所述衬底上的4h-sic漂移层；所述4h-sic漂移层的掺杂浓度自顶部至底部逐渐降低；

6、叠加于所述4h-sic漂移层上的凸状阶梯沟道层；

7、叠加于所述凸状阶梯沟道层的顶部表面的肖特基势垒调制层；所述凸状阶梯沟道层的阶梯部和所述肖特基势垒调制层的两侧通过离子注入形成有p+型电场掩蔽区；

8、叠加于所述p+型电场掩蔽区和所述肖特基势垒调制层之上的肖特基接触层；

9、叠加于所述肖特基接触层之上的阳极金属层；

10、叠加于所述衬底之下的欧姆接触层；

11、叠加于所述欧姆接触层之下的阴极金属层。

12、可选的，所述4h-sic漂移层的顶部的掺杂浓度范围为5.5×1015cm-3～5.5×1016cm-3；所述4h-sic漂移层的底部的掺杂浓度范围为1×1015cm-3～1×1016cm-3且低于所述4h-sic漂移层的顶部的掺杂浓度；所述4h-sic漂移层的厚度范围为5μm～12μm。

13、可选的，所述衬底包括4h-sic衬底。

14、可选的，所述凸状阶梯沟道层的掺杂浓度范围为1×1016cm-3～1×1017cm-3。

15、可选的，所述肖特基势垒调制层的厚度范围为0.05μm～0.2μm；所述肖特基势垒调制层的掺杂浓度范围为2×1017cm-3～2×1018cm-3。

16、可选的，所述肖特基接触层的材质为mo或ti-mo合金。

17、可选的，所述欧姆接触层的材质为ni。

18、第二方面，本发明提供了一种低损耗4h-sic结势垒肖特基二极管的制备方法，所述制备方法包括：

19、选取衬底并在所述衬底上形成4h-sic漂移层；

20、在所述4h-sic漂移层上方外延沟道层；

21、在所述沟道层上表面向上外延一层肖特基势垒调制层；

22、在所述肖特基势垒调制层的上表面除中间区域外的其他区域向下刻蚀形成凸状阶梯沟道层；

23、从所述凸状阶梯沟道层的阶梯上表面和所述肖特基势垒调制层的两侧进行离子注入得到p+型电场掩蔽区；

24、在所述衬底的下表面制作欧姆接触层；

25、在所述p+型电场掩蔽区和所述肖特基势垒调制层的上表面制作肖特基接触层；

26、在所述肖特基接触层的上表面淀积阳极金属层；

27、在所述欧姆接触层的下表面淀积阴极金属层。

28、本发明提供的一种低损耗4h-sic结势垒肖特基二极管，通过在凸状阶梯沟道层的阶梯部和肖特基势垒调制层的两侧通过离子注入可以形成较深的p+型电场掩蔽区，有效减小了因开启电压过低带来的反向漏电。且对于高击穿电压下快速增长的导通电阻导致的高导通损耗的问题，相较于均匀掺杂的漂移层，由于4h-sic漂移层的掺杂浓度自顶部至底部逐渐降低，因此有效减小了导通电阻，避免了高损耗的问题发生，使得二极管的功率耗散大大降低。

29、以下将结合附图及对本发明做进一步详细说明。

技术特征：

1.一种低损耗4h-sic结势垒肖特基二极管，其特征在于，包括：

2.根据权利要求1所述的低损耗4h-sic结势垒肖特基二极管，其特征在于，所述4h-sic漂移层的顶部的掺杂浓度范围为5.5×1015cm-3～5.5×1016cm-3；所述4h-sic漂移层的底部的掺杂浓度范围为1×1015cm-3～1×1016cm-3且低于所述4h-sic漂移层的顶部的掺杂浓度；所述4h-sic漂移层的厚度范围为5μm～12μm。

3.根据权利要求1所述的低损耗4h-sic结势垒肖特基二极管，其特征在于，所述衬底包括4h-sic衬底。

4.根据权利要求1所述的低损耗4h-sic结势垒肖特基二极管，其特征在于，所述凸状阶梯沟道层的掺杂浓度范围为1×1016cm-3～1×1017cm-3。

5.根据权利要求1所述的二极管，其特征在于，所述肖特基势垒调制层的厚度范围为0.05μm～0.2μm；所述肖特基势垒调制层的掺杂浓度范围为2×1017cm-3～2×1018cm-3。

6.根据权利要求1所述的低损耗4h-sic结势垒肖特基二极管，其特征在于，所述肖特基接触层的材质为mo或ti-mo合金。

7.根据权利要求1所述的低损耗4h-sic结势垒肖特基二极管，其特征在于，所述欧姆接触层的材质为ni。

8.一种低损耗4h-sic结势垒肖特基二极管的制备方法，其特征在于，所述制备方法包括：

技术总结本发明公开了一种低损耗4H‑SiC结势垒肖特基二极管，包括：衬底、叠加于衬底上的掺杂浓度自顶部至底部逐渐降低的4H‑SiC漂移层、叠加于4H‑SiC漂移层上的凸状阶梯沟道层、叠加于凸状阶梯沟道层的顶部表面的肖特基势垒调制层、凸状阶梯沟道层的阶梯部和肖特基势垒调制层的两侧通过离子注入形成的p+型电场掩蔽区、叠加于p+型电场掩蔽区和肖特基势垒调制层之上的肖特基接触层、叠加于肖特基接触层之上的阳极金属层、叠加于衬底之下的欧姆接触层和叠加于欧姆接触层之下的阴极金属层。本发明有效减小了因开启电压过低带来的反向漏电、减小了导通电阻，避免了高损耗的问题发生，使得二极管的功率耗散大大降低。技术研发人员：袁昊,魏俊楠,宋庆文,汤晓燕,杜丰羽,韩超,周瑜受保护的技术使用者：西安电子科技大学技术研发日：技术公布日：2024/9/9