一种沟槽栅晶体管的制作方法

本申请涉及半导体，特别是涉及一种沟槽栅晶体管。

背景技术：

1、沟槽栅晶体管相比于平面栅晶体管，可以大大缩小元胞尺寸，进而大幅度提升电流密度。例如，沟槽栅金属氧化物半导体场效应晶体管(metal-oxide-semiconductorfield-effect transistor，mosfet)相比于平面栅mosfet，性能得到大幅提升，不仅可以获得更高的沟道迁移率，而且比导通电阻rsp降低，器件的导通电流密度和导通性能提高。

2、然而，沟槽栅晶体管面临着栅介质层可靠性问题，这是因为当器件处于阻断状态下时，栅极沟槽底部暴露在漂移区中的高电场区域，使得栅介质层位于栅极沟槽底部的部分承受高强度电场，因此容易发生绝缘性能退化甚至提前击穿，降低器件长期工作的稳定性和寿命。尤其对于碳化硅(sic)基的沟槽栅晶体管，由于碳化硅的临界击穿电场强度远远大于硅，因此，栅介质层会承受更高的电场，更容易发生绝缘性能退化甚至提前击穿。

3、为了保护栅介质层，电场屏蔽结构被引入沟槽栅晶体管中，其中一种方式是在与栅极沟槽相交的方向上间隔地注入多个p柱(p pillar)结构，实现降低栅极沟槽底部栅介质层中的电场分布的作用。但是这种方式，保护效果有待提高，并且器件的饱和电流大，短路性能较差。

技术实现思路

1、有鉴于此，本申请实施例为解决背景技术中存在的至少一个问题而提供一种沟槽栅晶体管。

2、第一方面，本申请实施例提供了一种沟槽栅晶体管，包括：

3、半导体材料层；

4、栅极沟槽，从所述半导体材料层的上表面延伸至内部，所述栅极沟槽包括侧壁和底壁，所述侧壁包括沿延伸方向间隔排布至少两个第一部分以及位于相邻两所述第一部分之间的第二部分，所述延伸方向指所述侧壁在所述半导体材料层的上表面所在的平面上的延伸方向；

5、第一电场屏蔽结构，位于所述栅极沟槽外且邻接所述第一部分；

6、体区，位于所述栅极沟槽外且邻接所述第二部分，所述体区中靠近所述栅极沟槽的部分用于形成沟道区；

7、漂移区，位于所述沟道区的下方；

8、第二电场屏蔽结构，位于所述第一电场屏蔽结构的下方，且至少部分延伸至所述沟道区的下方，以使得沿所述延伸方向，所述漂移区的位于相邻两所述第二电场屏蔽结构之间的部分的宽度小于所述沟道区的宽度。

9、结合本申请的第一方面，在一可选实施方式中，所述第一电场屏蔽结构的底部相比于所述体区的底部更远离所述半导体材料层的上表面，以使所述第二电场屏蔽结构与所述体区之间存在间隙。

10、结合本申请的第一方面，在一可选实施方式中，沿所述延伸方向，所述漂移区的位于相邻两所述第二电场屏蔽结构之间的部分的宽度小于位于相邻两所述第一电场屏蔽结构之间的部分的宽度。

11、结合本申请的第一方面，在一可选实施方式中，所述第二电场屏蔽结构与所述体区间隔0.25μm～1.2μm。

12、结合本申请的第一方面，在一可选实施方式中，所述第二电场屏蔽结构的离子掺杂浓度大于所述第一电场屏蔽结构的离子掺杂浓度。

13、结合本申请的第一方面，在一可选实施方式中，所述体区的离子掺杂浓度小于所述第一电场屏蔽结构的离子掺杂浓度且小于所述第二电场屏蔽结构的离子掺杂浓度。

14、结合本申请的第一方面，在一可选实施方式中，所述漂移区的位于相邻两所述第二电场屏蔽结构之间的部分的宽度从靠近所述栅极沟槽至远离所述栅极沟槽的方向增大。

15、结合本申请的第一方面，在一可选实施方式中，所述第二电场屏蔽结构邻接于所述第一电场屏蔽结构的底部。

16、结合本申请的第一方面，在一可选实施方式中，所述第二电场屏蔽结构和所述第一电场屏蔽结构均连接至接地电位。

17、结合本申请的第一方面，在一可选实施方式中，所述第一电场屏蔽结构包围所述栅极沟槽的两侧和底壁。

18、结合本申请的第一方面，在一可选实施方式中，还包括：第三电场屏蔽结构，位于所述栅极沟槽的下方，且与所述第一电场屏蔽结构和/或所述第二电场屏蔽结构存在重叠区域，通过所述重叠区域所述第三电场屏蔽结构与所述第一电场屏蔽结构和/或所述第二电场屏蔽结构导电连接。

19、结合本申请的第一方面，在一可选实施方式中，还包括：电流扩散层，位于所述体区下方的jfet区内，所述电流扩散层的离子掺杂浓度大于所述漂移区的离子掺杂浓度。

20、结合本申请的第一方面，在一可选实施方式中，还包括：

21、栅介质层，在所述栅极沟槽内覆盖所述栅极沟槽的侧壁和底壁；

22、栅极，位于所述栅介质层内；

23、层间介质层，位于所述栅极沟槽内且位于所述栅极的上方；

24、导电层，位于所述半导体材料层上，所述导电层与所述栅极之间通过所述层间介质层绝缘隔离。

25、本申请实施例所提供的沟槽栅晶体管，包括：半导体材料层；栅极沟槽，从半导体材料层的上表面延伸至内部，栅极沟槽包括侧壁和底壁，侧壁包括沿延伸方向间隔排布至少两个第一部分以及位于相邻两第一部分之间的第二部分，延伸方向指侧壁在半导体材料层的上表面所在的平面上的延伸方向；第一电场屏蔽结构，位于栅极沟槽外且邻接第一部分；体区，位于栅极沟槽外且邻接第二部分，体区中靠近栅极沟槽的部分用于形成沟道区；漂移区，位于沟道区的下方；第二电场屏蔽结构，位于第一电场屏蔽结构的下方，且至少部分延伸至沟道区的下方，以使得沿延伸方向，漂移区的位于相邻两第二电场屏蔽结构之间的部分的宽度小于沟道区的宽度；如此，可以分别设置相邻两第一电场屏蔽结构的间距和相邻两第二电场屏蔽结构的间距，从而可以在保证沟道区宽度的同时，将漂移区的位于相邻两第二电场屏蔽结构之间的部分的宽度设置得较小，实现该部分所在区间的jfet电阻可调，且不影响沟道电阻，大幅降低了器件的饱和电流，优化了器件的短路性能；并且通过第二电场屏蔽结构增强了对栅极沟槽底部栅介质层的保护效果，从而兼顾了比导通电阻rsp与保护效果和短路性能。

26、本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。

技术特征：

1.一种沟槽栅晶体管，其特征在于，包括：

2.根据权利要求1所述的沟槽栅晶体管，其特征在于，所述第一电场屏蔽结构的底部相比于所述体区的底部更远离所述半导体材料层的上表面，以使所述第二电场屏蔽结构与所述体区之间存在间隙；

3.根据权利要求1所述的沟槽栅晶体管，其特征在于，所述第二电场屏蔽结构的离子掺杂浓度大于所述第一电场屏蔽结构的离子掺杂浓度。

4.根据权利要求1或3所述的沟槽栅晶体管，其特征在于，所述体区的离子掺杂浓度小于所述第一电场屏蔽结构的离子掺杂浓度且小于所述第二电场屏蔽结构的离子掺杂浓度。

5.根据权利要求1所述的沟槽栅晶体管，其特征在于，所述漂移区的位于相邻两所述第二电场屏蔽结构之间的部分的宽度从靠近所述栅极沟槽至远离所述栅极沟槽的方向增大。

6.根据权利要求1所述的沟槽栅晶体管，其特征在于，所述第二电场屏蔽结构邻接于所述第一电场屏蔽结构的底部；

7.根据权利要求1所述的沟槽栅晶体管，其特征在于，所述第一电场屏蔽结构包围所述栅极沟槽的两侧和底壁。

8.根据权利要求1所述的沟槽栅晶体管，其特征在于，还包括：

9.根据权利要求1所述的沟槽栅晶体管，其特征在于，还包括：

10.根据权利要求1所述的沟槽栅晶体管，其特征在于，还包括：

技术总结本申请实施例涉及一种沟槽栅晶体管，包括：半导体材料层；栅极沟槽，包括侧壁和底壁，侧壁包括沿延伸方向间隔排布至少两个第一部分以及位于相邻两第一部分之间的第二部分；第一电场屏蔽结构，位于栅极沟槽外且邻接第一部分；体区，位于栅极沟槽外且邻接第二部分，体区中靠近栅极沟槽的部分用于形成沟道区；漂移区，位于沟道区的下方；第二电场屏蔽结构，位于第一电场屏蔽结构的下方，且至少部分延伸至沟道区的下方，以使得沿延伸方向，漂移区的位于相邻两第二电场屏蔽结构之间的部分的宽度小于沟道区的宽度；如此，大幅降低了器件的饱和电流，优化了器件的短路性能；从而兼顾了比导通电阻R<subgt;sp</subgt;与保护效果和短路性能。技术研发人员：韩玉亮受保护的技术使用者：芯联集成电路制造股份有限公司技术研发日：技术公布日：2024/9/12