在电阻处理单元(RPU)阵列中实现分级数据加载以降低通信成本的制作方法

本发明涉及电气、电子和计算机领域，并且更具体地，涉及适于实现神经网络的电子电路等。

背景技术：

1、神经网络在各种应用中的普及性已经增加。神经网络用于执行机器学习。计算机通过分析训练示例来学习执行某些任务。典型地，预先由人类专家手动标记这些示例。神经网络包括成千上万甚至数百万密集互连的简单处理节点。神经网络的训练和使用训练的神经网络的推断在计算上是昂贵的。实际上，训练大规模并行神经网络所需的数据集需要越来越多的输入数据，其大小超过兆兆字节(tb)的量级。

2、提出了基于硬件的技术来解决与神经网络相关联的计算挑战；例如，电阻处理单元(rpu)设备可以潜在地将神经网络训练加速几个数量级，同时使用少得多的功率。然而，即使在快速rpu操作中，经由无线通信或芯片外接口的输入数据通信成本在许多应用(例如，深度神经网络训练等)中仍然是显著的开销负担。

技术实现思路

1、本发明的原理提供了用于在电阻处理单元(rpu)阵列中实现分层数据加载以降低通信成本的技术。在一个方面中，示例性电子电路包括多个字线；在多个网格点处与多个字线交叉的多个位线；位于多个网格点处的多个电阻处理单元；耦合到多个字线的多个基线随机(stochastic)脉冲输入单元；耦合到多个字线的多个差分随机脉冲输入单元；以及耦合到多个位线的多个位线随机脉冲输入单元。还包括控制电路，该控制电路耦合到多个基线随机脉冲输入单元、多个差分随机脉冲输入单元、以及多个位线随机脉冲输入单元，并且被配置为使基线随机脉冲输入单元中的每一个使用基础输入数据来生成基线脉冲串，使差分随机脉冲输入单元中的每一个使用限定与基础输入数据的差异的差分输入数据来生成差分脉冲串，并且使位线随机脉冲输入单元中的每一个使用位线输入数据来生成位线脉冲串。

2、在另一方面，在机器可读数据存储介质上编码硬件描述语言(hdl)设计结构，并且hdl设计结构包括元件，当在计算机辅助设计系统中处理该元件时生成装置的机器可执行表示。hdl设计结构包括所描述的电子电路。

3、在另一方面，示例性方法包括提供所描述的电子电路，并且利用控制电路，使得基线随机脉冲输入单元中的每一个使用基础输入数据来生成基线脉冲串，使得差分随机脉冲输入单元中的每一个使用限定与基础输入数据的差异的差分输入数据来生成差分脉冲串，并且使得位线随机脉冲输入单元中的每一个使用位线输入数据来生成位线脉冲串。

4、如本文所使用的，“促进”动作包括执行动作、使动作更容易、帮助执行动作、或使得动作被执行。因此，作为示例而非限制，在一个处理器上执行的指令可通过发送适当的数据或命令以促使或帮助要执行的动作来促进由在远程处理器上执行的指令所执行的动作。为了避免疑惑，在行动者通过执行动作之外的动作来促进动作的情况下，该动作仍然由某个实体或实体的组合来执行。

5、本发明的一个或多个实施例或其元件可以在诸如数字电路的硬件中实现。然后，该数字电路可用于计算机中，以便以计算高效的方式训练/执行机器学习软件。机器学习软件可以以计算机程序产品的形式实现，该计算机程序产品包括具有用于执行所指示的方法步骤的计算机可用程序代码的计算机可读存储介质。然后，可以在包括存储器和至少一个处理器的系统(或装置)上执行软件，该至少一个处理器耦合到存储器并且操作用于执行示例性机器学习训练和推断；处理器可以如本文所述进行配置。

6、本发明的技术可提供实质上有益的技术效果。例如，一个或多个实施例提供：

7、显著降低了用于训练大规模并行神经网络等的输入数据通信成本；

8、与用于减少输入数据量的其他压缩技术不同，不需要明确的解压缩操作；和/或

9、由于连续的数据帧具有高相似性，输入数据量被大大减小。

10、通过结合附图阅读的本发明的说明性实施例的以下详细描述，本发明的这些和其它特征和优点将变得显而易见。

技术特征：

1.一种电子电路，包括：

2.根据权利要求1所述的电子电路，其中，所述控制电路控制所述多个基线随机脉冲输入单元、所述多个差分随机脉冲输入单元和所述多个位线随机脉冲输入单元以将神经网络权重存储在所述多个电阻处理单元中。

3.根据权利要求2所述的电子电路，其中：

4.根据权利要求3所述的电子电路，其中：

5.根据权利要求4所述的电子电路，其中，所述电子电路被实现为集成电路芯片，还包括片上随机存取存储器，其耦合到所述寄存器并包括到片外存储器的接口。

6.根据权利要求5所述的电子电路，其中，所述控制电路被配置为通过控制所述差分随机转换器的输出处的随机位流的长度来控制更新时间。

7.根据权利要求2所述的电子电路，还包括耦合到所述多个字线的电压向量外围电路和耦合到所述多个位线的多个积分器，其中，所述控制电路控制所述电压向量外围电路和所述多个积分器以利用其中存储有所述神经网络权重的所述多个电阻处理单元来执行推断。

8.根据权利要求7所述的电子电路，其中，所述控制电路控制所述电压向量外围电路以将电压向量输入到所述多个字线作为基线数据加差分数据。

9.一种用于训练计算机实现的神经网络的方法，包括：

10.根据权利要求9所述的方法，其中，还包括利用所述控制电路控制所述多个基线随机脉冲输入单元、所述多个差分随机脉冲输入单元和所述多个位线随机脉冲输入单元以将神经网络权重存储在所述多个电阻处理单元中。

11.根据权利要求10所述的方法，其中，在所述提供步骤中：

12.根据权利要求11所述的方法，还包括利用所述控制电路通过控制所述差分随机转换器的输出处的随机位流的长度来控制更新时间。

13.根据权利要求10所述的方法，其中，在所述提供步骤中，所述电子电路还包括耦合到所述多个字线的电压向量外围电路和耦合到所述多个位线的多个积分器，所述方法还包括利用所述控制电路控制所述电压向量外围电路和所述多个积分器以利用其中存储有所述神经网络权重的所述多个电阻处理单元来执行推断。

14.根据权利要求13所述的方法，还包括利用所述控制电路控制所述电压向量外围电路以将电压向量输入到所述多个字线作为基线数据加差分数据。

15.一种硬件描述语言(hdl)设计结构，其在机器可读数据存储介质上被编码，所述hdl设计结构包括当在计算机辅助设计系统中处理时生成装置的机器可执行表示的元件，其中，所述hdl设计结构包括：

16.根据权利要求15所述的hdl设计结构，其中：

17.根据权利要求16所述的hdl设计结构，其中：

18.根据权利要求17所述的hdl设计结构，还包括片上随机存取存储器，所述片上随机存取存储器耦合到所述寄存器并包括到片外存储器的接口。

19.根据权利要求18所述的hdl设计结构，其中，所述控制电路被配置为通过控制所述差分随机转换器的输出处的随机位流的长度来控制更新时间。

20.根据权利要求16所述的hdl设计结构，还包括耦合到所述多个字线的电压向量外围电路和耦合到所述多个位线的多个积分器，其中，所述控制电路控制所述电压向量外围电路和所述多个积分器以利用其中存储有所述神经网络权重的所述多个电阻处理单元来执行推断。

技术总结一种电子电路，包括：字线，在多个网格点处与字线交叉的位线，以及位于网格点处的电阻处理单元。基线随机脉冲输入单元耦合到字线，差分随机脉冲输入单元耦合到字线，并且位线随机脉冲输入单元耦合到位线。耦合到脉冲输入单元的控制电路被配置为使基线随机脉冲输入单元中的每一个使用基础输入数据来生成基线脉冲串，使差分随机脉冲输入单元中的每一个使用限定与基础输入数据的差异的差分输入数据来生成差分脉冲串，并且使位线随机脉冲输入单元中的每一个使用位线输入数据来生成位线脉冲串。神经网络权重因此可被存储在电阻处理单元中。技术研发人员：李垠炅,金世荣,姜旻求,禹成勋受保护的技术使用者：国际商业机器公司技术研发日：技术公布日：2024/1/16