DDR写均衡电路系统及其训练方法与流程

本发明涉及集成电路，特别涉及一种ddr写均衡电路系统及其训练方法。

背景技术：

1、ddr(double data rate，双数据传输速率同步动态随机存取存储器)，其优点是存储容量大、成本低、接口成熟，而且并行突发访问时，可以达到较高的访问速率。ddr的对外信号接口主要有：时钟ck、数据信号dq、选通信号dqs和命令/地址信号ca等。

2、为了完成正常的ddr写功能，需要保证其写选通信号wdqs(write data strobe，用于对写方向的数据信号线进行采样)与时钟信号ck有对齐关系。但由于不同信号间电路布线长度会存在偏差，所以ddr在进行正常写功能之前，要进行一系列的训练过程，其中写均衡就是ddr标准文档中提出的一种将wdqs与时钟ck对齐的训练过程。

3、写均衡训练过程要求ddr的控制逻辑必须具备调整wdqs延迟的能力，其延迟的刻度主要包括tck(ddr的时钟周期)整数倍的延迟以及非整数倍的延迟。对于其中非整数倍的延迟，常见做法是将一个tck固定等分，例如将tck固定等分为32份或64份，即每增加一等分的延迟单元，wdqs的延迟时间会增加1/32tck或1/64tck。由于ddr适用的频率范围比较广(如ddr3/4的使用频率范围为800mts～3200mts)，采用这种延迟方式，每一等分的延迟单元在不同的频率下需要使用不同个数的硬件延迟资源，导致硬件延迟模块需要进行复杂的计算和处理。另外，对于不同频率，训练误差也会不同，以ddr3-800为例，每一个ddr时钟周期为2.5ns，64等分的情况下，每一等分延迟单元的延迟时间是39ps，训练的误差也将达到39ps。

4、因此，如何在降低硬件延迟资源的同时降低训练误差，是提高ddr写均衡训练性能的关键。

技术实现思路

1、本发明的目的在于提供一种ddr写均衡电路系统及其训练方法，以解决现有ddr写均衡硬件资源占用量大且训练误差较大的问题。

2、为解决上述技术问题，本发明提供一种ddr写均衡电路系统，包括标准延迟模块和可配置逻辑资源模块；所述标准延迟模块用于调整整体延迟时间的长短，所述标准延迟模块包括sdl单元和cdl单元；所述可配置逻辑资源模块用于实现对ddr接口信号的控制，以及实现写均衡训练过程的控制。

3、可选的，在所述的ddr写均衡电路系统中，所述标准延迟模块包括多个串联的sdl单元和cdl单元。

4、可选的，在所述的ddr写均衡电路系统中，所述标准延迟模块包括n级串联的sdl单元和m级串联的cdl单元，且所述sdl单元的延迟时间为所述cdl单元的m倍。

5、可选的，在所述的ddr写均衡电路系统中，所述ddr写均衡电路系统还包括对外接口资源模块，所述对外接口模块用于对接所述可配置逻辑资源模块和ddr接口信号。

6、为解决上述技术问题，本发明还提供一种ddr写均衡电路系统的训练方法，包括：

7、下载配置信息至如上任一项所述的ddr写均衡电路系统，以对ddr写均衡电路系统进行配置；

8、设置触发条件；

9、利用ddr写均衡电路系统进行写均衡训练；

10、根据写均衡训练的结果，判断写均衡训练是否正常完成。

11、可选的，在所述的ddr写均衡电路系统的训练方法中，所述利用ddr写均衡电路系统进行写均衡训练的方法包括：

12、设置标准延迟模块的初始值，并更新所述标准延迟模块的配置；

13、生成wdqs脉冲信号和dq检测信号；

14、dq检测信号对dq返回值进行判断，并依据判断的结果记录标准延迟模块的结果，并生成训练结束的标志信号。

15、可选的，在所述的ddr写均衡电路系统的训练方法中，所述设置标准延迟模块的初始值，并更新所述标准延迟模块的配置的方法包括：

16、可配置逻辑资源模块按照ddr标准协议发送命令，使ddr进入写均衡训练模式；

17、设置sdl单元和cdl单元的初始值，以使wdqs的延迟时间具有一个初始值；

18、对sdl单元和cdl单元进行配置并使配置生效。

19、可选的，在所述的ddr写均衡电路系统的训练方法中，所述dq检测信号对dq返回值进行判断，并依据判断的结果记录标准延迟模块的结果，并生成训练结束的标志信号的方法包括：

20、生成wdqs后，间隔预设时间，生成dq检测信号对dq返回值进行检测；

21、根据检测结果判断当前dqs和ck的相对位置；

22、依据dqs和ck的相对位置对wdqs的延迟时间进行调整；

23、重复上述步骤，直至检测到的dq返回值符合预设条件，生成训练结束的标志信号。

24、可选的，在所述的ddr写均衡电路系统的训练方法中，所述根据检测结果判断当前dqs和ck的相对位置，以及依据dqs和ck的相对位置对wdqs的延迟时间进行调整的方法包括：

25、若dq检测信号未检测到稳定的0，则增加sdl单元的值以增加wdqs的延迟时间；

26、若dq检测信号检测到稳定的0，且未检测到1，则增加sdl单元的值以增加wdqs的延迟时间；

27、若dq检测信号检测到稳定的0，且检测到第一个1，则减少sdl单元的值，并增加cdl单元的值，以寻找ck的边沿位置。

28、可选的，在所述的ddr写均衡电路系统的训练方法中，所述根据检测结果判断当前dqs和ck的相对位置，以及依据dqs和ck的相对位置对wdqs的延迟时间进行调整的方法还包括：

29、当dq检测信号检测到稳定的0，且检测到第一个1后，更新sdl单元和cdl单元的配置；

30、生成更新后的wdqs脉冲信号和dq检测信号；

31、间隔预设时间，dq检测信号对dq返回值进行检测；

32、若dq检测信号检测到第一个1，则增加cdl单元的值以增加wdqs的延迟时间，并记录当前所述标准延迟模块的结果；

33、若dq检测信号检测到稳定的1，则生成训练结束的标志信号，并记录当前所述标准延迟模块的结果。

34、本发明提供的ddr写均衡电路系统及其训练方法，包括标准延迟模块和可配置逻辑资源模块；所述标准延迟模块用于调整整体延迟时间的长短，所述标准延迟模块包括sdl单元和cdl单元；所述可配置逻辑资源模块用于实现对ddr接口信号的控制，以及实现写均衡训练过程的控制。通过sdl单元和cdl单元能够在写均衡训练过程中对wdqs的延迟时间进行精细调整，使得在ddr的所有使用频率下训练结果精度都能达到5ps，同时，通过可配置逻辑资源模块能够有效降低硬件资源的复杂度，解决了现有ddr写均衡硬件资源占用量大且训练误差较大的问题。

技术特征：

1.一种ddr写均衡电路系统，其特征在于，包括标准延迟模块和可配置逻辑资源模块；所述标准延迟模块用于调整整体延迟时间的长短，所述标准延迟模块包括sdl单元和cdl单元；所述可配置逻辑资源模块用于实现对ddr接口信号的控制，以及实现写均衡训练过程的控制。

2.根据权利要求1所述的ddr写均衡电路系统，其特征在于，所述标准延迟模块包括多个串联的sdl单元和cdl单元。

3.根据权利要求2所述的ddr写均衡电路系统，其特征在于，所述标准延迟模块包括n级串联的sdl单元和m级串联的cdl单元，且所述sdl单元的延迟时间为所述cdl单元的m倍。

4.根据权利要求1所述的ddr写均衡电路系统，其特征在于，所述ddr写均衡电路系统还包括对外接口资源模块，所述对外接口模块用于对接所述可配置逻辑资源模块和ddr接口信号。

5.一种ddr写均衡电路系统的训练方法，其特征在于，包括：

6.根据权利要求5所述的ddr写均衡电路系统的训练方法，其特征在于，所述利用ddr写均衡电路系统进行写均衡训练的方法包括：

7.根据权利要求6所述的ddr写均衡电路系统的训练方法，其特征在于，所述设置标准延迟模块的初始值，并更新所述标准延迟模块的配置的方法包括：

8.根据权利要求6所述的ddr写均衡电路系统的训练方法，其特征在于，所述dq检测信号对dq返回值进行判断，并依据判断的结果记录标准延迟模块的结果，并生成训练结束的标志信号的方法包括：

9.根据权利要求8所述的ddr写均衡电路系统的训练方法，其特征在于，所述根据检测结果判断当前dqs和ck的相对位置，以及依据dqs和ck的相对位置对wdqs的延迟时间进行调整的方法包括：

10.根据权利要求9所述的ddr写均衡电路系统的训练方法，其特征在于，所述根据检测结果判断当前dqs和ck的相对位置，以及依据dqs和ck的相对位置对wdqs的延迟时间进行调整的方法还包括：

技术总结本发明提供一种DDR写均衡电路系统及其训练方法，包括标准延迟模块和可配置逻辑资源模块；所述标准延迟模块用于调整整体延迟时间的长短，所述标准延迟模块包括SDL单元和CDL单元；所述可配置逻辑资源模块用于实现对DDR接口信号的控制，以及实现写均衡训练过程的控制。通过SDL单元和CDL单元能够在写均衡训练过程中对WDQS的延迟时间进行精细调整，使得在DDR的所有使用频率下训练结果精度都能达到5ps，同时，通过可配置逻辑资源模块能够有效降低硬件资源的复杂度，解决了现有DDR写均衡硬件资源占用量大且训练误差较大的问题。技术研发人员：董红伟,欧阳淦,李小飞受保护的技术使用者：上海安路信息科技股份有限公司技术研发日：技术公布日：2024/1/25