半导体存储器装置和包括半导体存储器装置的存储器系统的制作方法

本公开涉及存储器，并且更具体地涉及半导体存储器装置和包括半导体存储器装置的存储器系统。

背景技术：

1、半导体存储器装置可被分类为非易失性存储器装置(诸如，闪存装置)和易失性存储器装置(诸如，dram)。dram的高速操作和成本效率使得dram可用于系统存储器。由于dram的制造设计规则中的持续缩小，dram中的存储器单元的位错误可能快速增加并且dram的良率可能降低。因此，存在对半导体存储器装置的可靠性的需要。

技术实现思路

1、一些示例性实施例提供一种能够增强测试覆盖范围的半导体存储器装置。

2、一些示例实施例提供一种能够增强测试覆盖范围的存储器系统。

3、根据示例实施例，一种半导体存储器装置包括存储器单元阵列、片上纠错码(ecc)引擎和控制逻辑电路。存储器单元阵列包括结合到多条字线和多条位线的多个存储器单元。片上ecc引擎包括第一锁存器和第二锁存器。控制逻辑电路控制片上ecc引擎。控制逻辑电路响应于来自外部装置的第一模式寄存器设置命令而将所述半导体存储器装置设置为测试模式。在测试模式下，片上ecc引擎切断与存储器单元阵列的电连接，从外部装置接收伴随有写入命令的测试数据，将测试数据存储在第一锁存器中，响应于来自外部装置的读取命令，对存储在第一锁存器中的测试数据和存储在第二锁存器中的选择性地包括特定错误位的测试奇偶校验数据执行ecc解码，并且基于ecc解码的结果向外部装置提供严重度信号，严重度信号指示测试数据和测试奇偶校验数据是否包括至少一个错误位并且指示所述至少一个错误位是否可校正。

4、根据示例实施例，一种存储器系统包括半导体存储器装置和用于控制半导体存储器装置的存储器控制器。半导体存储器装置包括存储器单元阵列、片上纠错码(ecc)引擎和控制逻辑电路。存储器单元阵列包括结合到多条字线和多条位线的多个存储器单元。片上ecc引擎包括第一锁存器和第二锁存器。控制逻辑电路控制片上ecc引擎。控制逻辑电路响应于来自存储器控制器的第一模式寄存器设置命令而将半导体存储器装置设置为测试模式。在测试模式下，片上ecc引擎切断与存储器单元阵列的电连接，从存储器控制器接收伴随有写入命令的测试数据，将测试数据存储在第一锁存器中，响应于来自存储器控制器的读取命令，对存储在第一锁存器中的测试数据和存储在第二锁存器中的选择性地包括特定错误位的测试奇偶校验数据执行ecc解码，并且基于ecc解码的结果向存储器控制器提供严重度信号，严重度信号指示测试数据和测试奇偶校验数据是否包括至少一个错误位并且指示所述至少一个错误位是否可校正。

5、根据示例实施例，一种半导体存储器装置包括存储器单元阵列、片上纠错码(ecc)引擎和控制逻辑电路。存储器单元阵列包括结合到多条字线和多条位线的多个存储器单元。片上ecc引擎包括第一锁存器和第二锁存器。控制逻辑电路控制片上ecc引擎。控制逻辑电路响应于来自外部装置的第一模式寄存器设置命令而将所述半导体存储器装置设置为测试模式。在测试模式下，片上ecc引擎切断与存储器单元阵列的电连接，从外部装置接收伴随有写入命令的测试数据，将测试数据存储在第一锁存器中，响应于来自外部装置的读取命令，对存储在第一锁存器中的测试数据和存储在第二锁存器中的选择性地包括特定错误位的测试奇偶校验数据执行ecc解码，并且基于ecc解码的结果向外部装置提供严重度信号，严重度信号指示测试数据和测试奇偶校验数据是否包括至少一个错误位并且指示至少一个错误位是否可校正。片上ecc引擎包括编码/解码逻辑、数据校正器、奇偶校验错误模式生成器和严重度信号生成器。编码/解码逻辑在测试模式下通过对存储在第一锁存器中的测试数据和存储在第二锁存器中的测试奇偶校验数据执行ecc解码来生成校验子。数据校正器在测试模式下通过校正测试数据中的选择的错误位来输出校正测试数据。奇偶校验错误模式生成器基于错误位选择信号将包括错误位的奇偶校验错误模式施加到存储在第二锁存器中的后台奇偶校验数据。严重度信号生成器基于校验子生成严重度信号。

6、因此，在测试模式下，半导体存储器装置切断与存储器单元阵列的电连接，确定测试奇偶校验数据是否包括错误位，并且通过设置测试模式寄存器来选择包括错误位的奇偶校验位的位置，在测试奇偶校验数据和测试数据中注入至少一个错误位，在不从存储器控制器接收测试奇偶校验数据的情况下基于测试数据和测试奇偶校验数据执行ecc解码，并且将ecc解码的结果发送到存储器控制器。因此，半导体存储器装置可在不公开奇偶校验矩阵的情况下并且在切断与存储器单元阵列的连接的情况下关于各种错误模式测试片上ecc引擎，并且因此增强测试覆盖范围。

技术特征：

1.一种半导体存储器装置，包括：

2.根据权利要求1所述的半导体存储器装置，其中，第一模式寄存器设置命令对应于测试模式寄存器设置命令。

3.根据权利要求1所述的半导体存储器装置，

4.根据权利要求3所述的半导体存储器装置，其中，响应于第二操作码指示后台数据的类型是第一类型和第二类型中的一个，片上ecc引擎被配置为执行包括以下操作的操作：

5.根据权利要求3所述的半导体存储器装置，其中，响应于第二操作码指示后台数据的类型是第一类型和第二类型中的一个，片上ecc引擎被配置为执行包括以下操作的操作：

6.根据权利要求3所述的半导体存储器装置，其中，响应于第二操作码指示后台数据的类型是第一类型和第二类型中的一个，片上ecc引擎被配置为执行包括以下操作的操作：

7.根据权利要求3所述的半导体存储器装置，其中，响应于第二操作码指示后台数据的类型是第一类型和第二类型中的一个，片上ecc引擎被配置为执行包括以下操作的操作：

8.根据权利要求3所述的半导体存储器装置，

9.根据权利要求1至8中的任一项所述的半导体存储器装置，其中，片上ecc引擎包括：

10.根据权利要求9所述的半导体存储器装置，

11.根据权利要求9所述的半导体存储器装置，其中，编码/解码逻辑包括：

12.根据权利要求9所述的半导体存储器装置，其中，数据校正器被配置为执行包括以下操作的操作：

13.根据权利要求9所述的半导体存储器装置，其中，片上ecc引擎还包括：

14.根据权利要求1至8中的任一项所述的半导体存储器装置，其中，控制逻辑电路被配置为响应于在读取命令之后施加的来自外部装置的第二模式寄存器设置命令而退出测试模式。

15.根据权利要求1至8中的任一项所述的半导体存储器装置，包括：

16.一种存储器系统，包括：

17.根据权利要求16所述的存储器系统，其中，存储器控制器包括：

18.根据权利要求17所述的存储器系统，

19.根据权利要求17所述的存储器系统，

20.一种半导体存储器装置，包括：

技术总结提供半导体存储器装置和包括半导体存储器装置的存储器系统。所述半导体存储器装置包括存储器单元阵列、片上纠错码(ECC)引擎和控制逻辑电路。片上ECC引擎包括第一锁存器和第二锁存器。控制逻辑电路响应于第一模式寄存器设置命令而将所述半导体存储器装置设置为测试模式。在测试模式下，片上ECC引擎切断与存储器单元阵列的连接，接收测试数据，将测试数据存储在第一锁存器中，响应于读取命令，对存储在第一锁存器中的测试数据和存储在第二锁存器中的测试奇偶校验数据执行ECC解码，并且向外部装置提供严重度信号，严重度信号指示测试数据和测试奇偶校验数据是否包括至少一个错误位并且所述至少一个错误位是否可校正。技术研发人员：宋侑贞,金成来,姜吉荣,金惠兰,吴致成受保护的技术使用者：三星电子株式会社技术研发日：技术公布日：2024/1/25