一种片上存储纠错系统

本发明涉及集成电路，尤其涉及到一种片上存储纠错系统。

背景技术：

1、嵌入式处理器工作环境存在各种辐射源，其中的存储器件容易受到干扰产生软错误，影响存储数据的正确性；而其中的sram(static random access memory，静态随机存取存储器)作为嵌入式处理器的片上存储，是与中央处理器cpu距离最近、访问速度最快的存储器，其上的存储数据若收到干扰产生错误将直接关系到系统功能的正确性。因此，如何及时获知片上存储发生错误，是保证处理器稳定运行的关键。

技术实现思路

1、因此，为了解决现有技术中出现的上述问题，本申请提供了一种对嵌入式处理器中的指令存储sram和数据存储器sram分别进行ecc校验纠错的，能够及时发现片上存储错误的，可靠性较高的片上存储纠错系统。

2、本发明提供了一种片上存储纠错系统，包括：

3、处理器核，其内包括itcm存储器和dtcm存储器，itcm存储器内包括相连接的第一sram存储器和第一ecc模块，dtcm存储器内包括相连接的第二sram存储器和第二ecc模块；

4、flash存储器，通过系统总线与处理器核相耦合，flash存储器内存储有指令信息和数据信息；

5、第一ecc模块用于在指令信息被从flash存储器内取出时，对指令信息进行校验产生第一校验信息，并将第一校验信息和指令信息均写入第一sram存储器内；第一ecc模块还用于在指令信息和第一校验信息被从第一sram存储器内读取时，对指令信息进行校验产生第二校验信息，并基于第一校验信息和第二校验信息判断指令信息是否发生错误翻转；

6、第二ecc模块用于在当数据信息被从flash存储器内取出时，对数据信息进行校验产生第三校验信息，并将第二校验信息和数据信息均写入第二sram存储器内；第二ecc模块还用于在数据信息和第三校验信息被从第二sram存储器内读取时，对数据信息进行校验产生第四校验信息，并基于第三校验信息和第四校验信息判断数据信息是否发生错误翻转。

7、在可选的实施方式中，系统总线为icb总线；第一sram存储器内的指令信息的位宽为64bits，第一校验信息的位宽为8bits；第二sram存储器内的指令信息的位宽为32bits，第三校验信息的位宽为7bits。

8、在可选的实施方式中，第一ecc模块用于在每两次接收到icb总线加载的32bits数据后组成64bits数据进行校验编码，还用于最后一次加载为奇数次加载时，将最后一下加载的32bits数据和其上次加载的32bits数据拼接成64bits数据进行检验编码；

9、第二ecc模块用于在处理器核接收到的dtcm写指令为字写入指令时，直接对icb总线每次加载的32bits数据，还用于在处理器核接收到的dtcm写指令为字节或者半字写入指令时，将icb总线每次加载的数据对应地址的dtcm存储器内的数据全部读出，与icb总线加载的数据进行拼接后进行检验编码。

10、在可选的实施方式中，处理器核内还包括第一csr控制寄存器和第二csr控制寄存器，第一csr控制寄存器与第一ecc模块相连接，用于控制第一ecc模块是否工作，并在第一ecc模块工作时，控制其处于第一工作状态或者第二工作状态，第二csr控制寄存器与第二ecc模块相连接，用于控制第二ecc模块是否工作，并在第二ecc模块工作时，控制其处于第一工作状态或者第二工作状态；

11、第一工作状态下，在发生1bit错误翻转时，进行纠错翻转；在发生2bits错误翻转时，产生中断信号；

12、第二工作状态下，在发生1bit错误翻转时，进行纠错翻转的同时进行错误计数，并在达到预设错误次数后产生1bit中断信号；在发生2bits错误翻转时，产生2bits中断信号。

13、在可选的实施方式中，第一ecc模块还用于在进行纠错翻转后，对纠错后的指令信息校验生成第五校验信息，并将第五校验信息和纠错后的指令信息均写入第一sram存储器内；第二ecc模块还用于在进行纠错翻转后，对纠错后的数据信息校验生成第六校验信息，并将第六校验信息和纠错后的数据信息均写入第二sram存储器内。

14、在可选的实施方式中，处理器核内还包括状态寄存器，状态寄存器用于存放第一ecc模块和第二ecc模块产生的中断信号。

15、在可选的实施方式中，flash存储器通过控制总线、数据总线和中断传输线与处理器核相连接；flash存储器内包括与控制总线相连接的配置寄存器，以及与配置寄存器相连接的写入寄存器和读取寄存器，以及与写入寄存器和读取寄存器相连接的中断模块，以及与数据总线相连接的总线状态机；中断模块与中断传输线相连接。

16、在可选的实施方式中，flash存储器内还包括译码器和仲裁器，译码器与写入寄存器相连接，用以对写入寄存器内的flash控制指令进行译码，仲裁器与指令进行译码和总线状态机相连接；中断模块还与译码器相连接，用于在译码得到的flash控制指令为非法指令时产生中断。

17、本发明提供的技术方案，具有如下优点：

18、1、本发明提供的片上存储纠错系统，首先通过设置可靠性较高的非易失性片外flash存储器，存储该系统运行环境下的指令信息和数据信息(如基于该系统进行软件编译时，软件的数据段和指令段的代码都放在flash存储器中)，并通过对应设置itcm存储器和dtcm存储器中的第一ecc模块和第二ecc模块，使得该系统上电后从flash存储器内取出执行指令段和数据段代码加载到itcm和dtcm中以备执行时，写入对应的片上存储(第一sram存储器和第二sram存储器)和自片上存储中读出数据均需经过ecc校验，从而能够在片上存储发生错误及时获知，大大提高了该系统中的片上存储的可靠性。

19、2、本发明提供的片上存储纠错系统，通过设置ecc控制寄存器(第一csr控制寄存器和第二csr控制寄存器)，并设置该ecc控制寄存器可以控制ecc模块(对应为第一ecc模块和第二ecc模块)是否工作，以及工作时处于第一工作状态或者第二工作状态，既能够在控制ecc模块不工作是满足对系统可靠性较低的应用场景下的低功耗需求，也在控制ecc模块处于第一工作状态时满足对系统可靠性要求较高的应用场景下的环境可靠性评估需求，灵活性较高，适用范围较广。

技术特征：

1.一种片上存储纠错系统，其特征在于，包括：

2.根据权利要求1所述的片上存储纠错系统，其特征在于，所述系统总线为icb总线；所述第一sram存储器内的指令信息的位宽为64bits，所述第一校验信息的位宽为8bits；所述第二sram存储器内的指令信息的位宽为32bits，所述第三校验信息的位宽为7bits。

3.根据权利要求2所述的片上存储纠错系统，其特征在于，

4.根据权利要求1-3任一项所述的片上存储纠错系统，其特征在于，所述处理器核内还包括第一csr控制寄存器和第二csr控制寄存器，所述第一csr控制寄存器与所述第一ecc模块相连接，用于控制所述第一ecc模块是否工作，并在所述第一ecc模块工作时，控制其处于第一工作状态或者第二工作状态，所述第二csr控制寄存器与所述第二ecc模块相连接，用于控制所述第二ecc模块是否工作，并在所述第二ecc模块工作时，控制其处于第一工作状态或者第二工作状态；

5.根据权利要求4所述的片上存储纠错系统，其特征在于，所述第一ecc模块还用于在进行纠错翻转后，对纠错后的所述指令信息校验生成第五校验信息，并将所述第五校验信息和所述纠错后的所述指令信息均写入所述第一sram存储器内；所述第二ecc模块还用于在进行纠错翻转后，对纠错后的所述数据信息校验生成第六校验信息，并将所述第六校验信息和所述纠错后的所述数据信息均写入所述第二sram存储器内。

6.根据权利要求4所述的片上存储纠错系统，其特征在于，所述处理器核内还包括状态寄存器，所述状态寄存器用于存放所述第一ecc模块和所述第二ecc模块产生的中断信号。

7.根据权利要求1所述的片上存储纠错系统，其特征在于，所述flash存储器通过控制总线、数据总线和中断传输线与所述处理器核相连接；所述flash存储器内包括与所述控制总线相连接的配置寄存器，以及与所述配置寄存器相连接的写入寄存器和读取寄存器，以及与所述写入寄存器和所述读取寄存器相连接的中断模块，以及与所述数据总线相连接的总线状态机；所述中断模块与所述中断传输线相连接。

8.根据权利要求7所述的片上存储纠错系统，其特征在于，所述flash存储器内还包括译码器和仲裁器，所述译码器与所述写入寄存器相连接，用以对所述写入寄存器内的flash控制指令进行译码，所述仲裁器与所述指令进行译码和所述总线状态机相连接；所述中断模块还与所述译码器相连接，用于在译码得到的所述flash控制指令为非法指令时产生中断。

技术总结本发明公开了一种片上存储纠错系统，包括：处理器核，其内包括ITCM存储器和DTCM存储器，ITCM存储器内包括第一SRAM存储器和第一ECC模块，DTCM存储器内包括第二SRAM存储器和第二ECC模块；FLASH存储器，通过系统总线与处理器核相耦合，FLASH存储器内存储有指令信息和数据信息；第一ECC模块用于对指令信息进行校验产生第一校验信息并写入第一SRAM存储器，还用于在指令信息和第一校验信息被读取时，对指令信息进行校验判断指令信息是否发生错误翻转；第二ECC模块用于对数据信息进行校验产生第三校验信息并写入第二SRAM存储器，还用于在数据信息和第三校验信息被读取时对数据信息进行校验并判断数据信息是否发生错误翻转。本发明中的系统，能够及时发现片上存储错误，可靠性高。技术研发人员：李朋凯,张野,周世豪受保护的技术使用者：西安电子科技大学芜湖研究院技术研发日：技术公布日：2024/2/8