内存芯片自测试电路和内存芯片自测试方法与流程

本发明涉及内存测试，尤其涉及一种内存芯片自测试电路和内存芯片自测试方法。

背景技术：

1、在dram（dynamic random access memory，动态随机存取存储器）、flash （flashmemory，闪存）等高速的内存芯片中，需要一套测试电路既能测试到io的性能（即模拟电路的功能），又需要能连接到正常的功能电路的通路，可便于phy（physical，物理层）自测试其性能。然而，在内存芯片中增添测试电路时，一方面不能相较于正常的数据通路有很大的电路改动，使得破坏了原有的电路功能，另一方面也不能新增很多电路，导致测试电路的部分面积占用较大的芯片空间，造成资源的浪费和芯片成本增加。因此，需要一种自测试电路和自测试方法来测试dram和flash产品的性能，包括phy io的性能，或者整个数据通路的功能，同时避免芯片面积过大，并不会影响原有的功能。

技术实现思路

1、本发明提供一种内存芯片自测试电路和内存芯片自测试方法，用以解决现有技术中可能破坏原有的电路功能以及占用面积较大的缺陷。

2、本发明提供一种内存芯片自测试电路，包括：

3、读写指令控制器、第一随机序列生成单元、第二随机序列生成单元、命令地址环路比较器、数据输入输出环路比较器、命令地址环路控制单元、数据输入输出环路控制单元以及读写数据比较器；

4、其中，所述读写指令控制器的读写指令集输出端口与所述命令地址环路控制单元的输入端相连，所述读写指令控制器的写控制端口和环路使能端口与所述第一随机序列生成单元的输入端相连，所述读写指令控制器的读控制端口与所述第二随机序列生成单元的输入端相连；

5、所述第一随机序列生成单元的输出端和所述命令地址环路控制单元的输出端与所述命令地址环路比较器的输入端相连，所述命令地址环路控制单元的输出端还与从设备相连；所述第一随机序列生成单元的输出端还与所述命令地址环路控制单元和数据输入输出环路控制单元的输入端相连；

6、所述第二随机序列生成单元的输出端和所述数据输入输出环路控制单元的输出端与所述数据输入输出环路比较器的输入端相连；所述数据输入输出环路控制单元的输出端还与所述从设备相连；所述第二随机序列生成单元的输出端还与所述数据输入输出环路控制单元的输入端和所述读写数据比较器的输入端相连；所述读写数据比较器的输入端还与所述从设备相连。

7、根据本发明提供的一种内存芯片自测试电路，当所述读写指令控制器的环路使能端口输出高电平时，所述读写指令控制器用于基于所述写控制端口启动所述第一随机序列生成单元以生成第一随机序列；

8、所述命令地址环路控制单元基于所述第一随机序列生成单元生成的第一随机序列进行命令地址环路的内循环，接收所述从设备返回的命令地址环路反馈数据；所述命令地址环路比较器基于所述第一随机序列和所述命令地址环路反馈数据进行比较，输出命令地址环路测试结果。

9、根据本发明提供的一种内存芯片自测试电路，当所述读写指令控制器的环路使能端口输出高电平时，所述读写指令控制器用于基于所述读控制端口启动所述第二随机序列生成单元以生成第二随机序列；

10、所述数据输入输出环路控制单元基于所述第二随机序列生成单元生成的第二随机序列进行数据输入输出环路的内循环，接收所述从设备返回的数据输入输出反馈数据；所述数据输入输出环路比较器基于所述第二随机序列和所述数据输入输出反馈数据进行比较，输出数据输入输出环路测试结果。

11、根据本发明提供的一种内存芯片自测试电路，当所述读写指令控制器的环路使能端口输出低电平时，所述读写指令控制器用于基于所述读写指令集输出端口将写指令传送至所述命令地址环路控制单元，并基于所述写控制端口启动所述第一随机序列生成单元以生成第一随机序列；所述命令地址环路控制单元将所述写指令传送至所述从设备，所述数据输入输出环路控制单元将所述第一随机序列传送至所述从设备，使得所述从设备将所述第一随机序列写入至存储空间的写入地址；

12、所述读写指令控制器基于所述读写指令集输出端口将读指令传送至所述命令地址环路控制单元，并基于所述读控制端口启动所述第二随机序列生成单元以生成第二随机序列；所述命令地址环路控制单元将所述读指令传送至所述从设备，使得所述从设备从所述写入地址读取读回数据并将所述读回数据传送至所述读写数据比较器；

13、所述读写数据比较器基于所述读回数据和所述第二随机序列进行比较，输出数据读写测试结果；

14、其中，所述第一随机序列生成单元和所述第二随机序列生成单元采用的随机种子是相同的；所述随机种子用于生成所述第一随机序列或所述第二随机序列。

15、根据本发明提供的一种内存芯片自测试电路，所述第一随机序列生成单元的输出端基于多路选择器与所述命令地址环路控制单元的输入端和数据输入输出环路控制单元的输入端相连。

16、根据本发明提供的一种内存芯片自测试电路，所述命令地址环路控制单元包括串联的命令地址环路控制器和命令地址环路收发器；所述读写指令控制器的读写指令集输出端口和所述第一随机序列生成单元的输出端与所述命令地址环路控制器的输入端相连；所述命令地址环路收发器的输出端与所述命令地址环路比较器的输入端和所述从设备相连。

17、根据本发明提供的一种内存芯片自测试电路，所述数据输入输出环路控制单元包括串联的数据输入输出环路控制器和数据输入输出环路收发器；所述第一随机序列生成单元的输出端和所述第二随机序列生成单元的输出端与所述数据输入输出环路控制器的输入端相连；所述数据输入输出环路收发器的输出端与所述数据输入输出环路比较器的输入端和所述从设备相连。

18、本发明还提供一种基于如上述任一内存芯片自测试电路的内存芯片自测试方法，包括：

19、当所述读写指令控制器的环路使能端口输出高电平时，基于所述读写指令控制器的所述写控制端口启动所述第一随机序列生成单元；

20、基于所述第一随机序列生成单元生成第一随机序列；

21、基于所述命令地址环路控制单元，利用所述第一随机序列生成单元生成的第一随机序列进行命令地址环路的内循环，并接收所述从设备返回的命令地址环路反馈数据；

22、基于所述命令地址环路比较器对所述第一随机序列和所述命令地址环路反馈数据进行比较，并输出命令地址环路测试结果。

23、根据本发明提供的一种内存芯片自测试方法，当所述读写指令控制器的环路使能端口输出高电平时，所述方法还包括：

24、基于所述读写指令控制器的所述读控制端口启动所述第二随机序列生成单元；

25、基于所述第二随机序列生成单元生成第二随机序列；

26、基于所述数据输入输出环路控制单元，利用所述第二随机序列生成单元生成的第二随机序列进行数据输入输出环路的内循环，并接收所述从设备返回的数据输入输出反馈数据；

27、基于所述数据输入输出环路比较器对所述第二随机序列和所述数据输入输出反馈数据进行比较，并输出数据输入输出环路测试结果。

28、根据本发明提供的一种内存芯片自测试方法，当所述读写指令控制器的环路使能端口输出低电平时，所述方法还包括：

29、基于所述读写指令控制器的所述读写指令集输出端口将写指令传送至所述命令地址环路控制单元，并基于所述写控制端口启动所述第一随机序列生成单元；

30、基于所述第一随机序列生成单元生成第一随机序列；

31、基于所述命令地址环路控制单元将所述写指令传送至所述从设备，并基于所述数据输入输出环路控制单元将所述第一随机序列传送至所述从设备，使得所述从设备将所述第一随机序列写入至存储空间的写入地址；

32、基于所述读写指令控制器的读写指令集输出端口将读指令传送至所述命令地址环路控制单元，并基于所述读控制端口启动所述第二随机序列生成单元；

33、基于所述第二随机序列生成单元生成第二随机序列；

34、基于所述命令地址环路控制单元将所述读指令传送至所述从设备，使得所述从设备从所述写入地址读取读回数据并将所述读回数据传送至所述读写数据比较器；

35、基于所述读写数据比较器对所述读回数据和所述第二随机序列进行比较，并输出数据读写测试结果；

36、其中，所述第一随机序列生成单元和所述第二随机序列生成单元采用的随机种子是相同的；所述随机种子用于生成所述第一随机序列或所述第二随机序列。

37、本发明提供的内存芯片自测试电路和内存芯片自测试方法，通过读写指令控制器、第一随机序列生成单元、第二随机序列生成单元、命令地址环路比较器、数据输入输出环路比较器、命令地址环路控制单元、数据输入输出环路控制单元以及读写数据比较器，可以测试dram和flash等产品的性能，包括phy io的性能以及整个数据通路的功能，同时电路实现简单、占用的芯片面积较小，且不会影响原有的电路功能。