灵敏放大器和储存器读取电路的制作方法

本申请涉及存储电路，更具体地涉及一种灵敏放大器和一种存储器读取电路。

背景技术：

1、efuse 8bits是一种具有8位数据存储功能的电编程保险丝，通常用于存储器中，以存储和读取数据。efuse 8bits的读取部分通常包含灵敏放大器。灵敏放大器通常用于读取efuse中存储的数据，并放大为可靠的输出信号。目前，相关技术中的灵敏放大器电路由分压电路，传输电路和比较电路三部分组成。其中，分压电路将存储器中的基本存储单元(bitcell)和参考电阻(rf)阻值的差转换为电压值；传输电路将电阻压差传输到比较电路；比较电路将电阻压差放大，输出逻辑0/1。然而，相关技术中的每个灵敏放大器电路都需要一个参考电阻做基准，导致电路占用的面积较大，使得电路能耗较大。同时，相关技术中的比较电路通常使用背对背inv放大器电路，该电路在传输阶段限制了灵敏放大器的比较速率。

技术实现思路

1、为了解决上述问题中的至少一个而提出了本发明。根据本申请第一方面，提供一种灵敏放大器，所述灵敏放大器包括彼此串联连接的分压电路和差分比较电路；所述分压电路用于接收第一时钟信号和输入信号，并根据所述第一时钟信号和所述输入信号，生成比较电压；所述差分比较电路用于接收所述比较电压、第二时钟信号、参考电压，并根据所述比较电压、所述第二时钟信号和所述参考电压，生成逻辑信号。

2、在本申请的一个实施例中，所述差分比较电路包括：电流镜子电路、第一分压子电路、第二分压子电路、第一控制子电路和反相子电路；所述第一分压子电路，分别与所述分压电路、所述电流镜子电路连接，用于接收所述比较电压；所述第二分压子电路，分别与所述第一分压子电路、所述电流镜子电路连接，用于接收所述参考电压；所述第一控制子电路，分别与所述第一分压子电路、所述第二分压子电路连接，用于接收所述第二时钟信号；所述反相子电路，分别与所述第二分压子电路、所述电流镜子电路连接，用于输出所述逻辑信号。

3、在本申请的一个实施例中，所述电流镜子电路包括：第一开关管、第二开关管；所述第一分压子电路包括：第三开关管；所述第二分压子电路包括：第四开关管；所述第一控制子电路包括：第五开关管；所述反相子电路包括：第一反相器；其中，所述第一开关管的源极与第一电压源连接，所述第三开关管的漏极分别与所述第一开关管的漏极和栅极连接，所述第一开关管的栅极与所述第二开关管的栅极连接，所述第二开关管的源极与第二电压源连接，所述第二开关管的漏极分别与第一反相器的输入端和所述第四开关管的漏极连接，所述第三开关管的栅极与所述分压电路，所述第四开关管的栅极接收所述参考电压，所述第五开关管的漏极分别与所述第三开关管的源极和所述第四开关管的源极连接，所述第五开关管的栅极接收所述第二时钟信号，所述第五开关管的源极接地，所述第一反相器的输出端输出所述逻辑信号。

4、在本申请的一个实施例中，所述分压电路包括：第二控制子电路、第三分压子电路和第三控制子电路；所述第二控制子电路，用于接收所述第一时钟信号；所述第三分压子电路，分别与所述第二控制子电路、所述差分比较电路连接；所述第三控制子电路，分别与所述第三分压子电路、所述差分比较电路连接，用于接收所述第一时钟信号和所述输入信号。

5、在本申请的一个实施例中，所述第二控制子电路包括：第六开关管；所述第三分压子电路包括：第一电阻；所述第三控制子电路包括：第七开关管和第二反相器；其中，所述第六开关管的源极与第三电压源连接，所述第六开关管的漏极与所述第一电阻的一端连接，所述第六开关管的栅极接收所述第一时钟信号，所述第一电阻的另一端分别与所述第七开关管的源极和所述差分比较电路连接，所述第七开关管的栅极与所述第二反相器的输出端连接，所述第二反相器的输入端接收所述第一时钟信号，所述第七开关管的漏极接收所述输入信号。

6、根据本申请第二方面，提供了一种存储器读取电路，包括一基准电路以及至少两个上述任意一种灵敏放大器，至少两个所述灵敏放大器共用所述基准电路；其中，所述基准电路用于接收所述第一时钟信号，并根据所述第一时钟信号生成所述参考电压。

7、在本申请的一个实施例中，所述基准电路包括：第四控制子电路、第五控制子电路、第四分压子电路和第五分压子电路；所述第四控制子电路，用于接收所述第一时钟信号；所述第四分压子电路，分别与所述第四控制子电路、差分比较电路连接；所述第五控制子电路，与所述第四分压子电路连接，用于接收所述第一时钟信号；所述第五分压子电路，与所述第五控制子电路连接。

8、在本申请的一个实施例中，所述第四控制子电路包括：第八开关管；所述第四分压子电路包括：第二电阻；所述第五控制子电路包括：第九开关管和第三反相器；所述第五分压子电路包括：第三电阻；其中，所述第八开关管的源极与第四电压源连接，所述第八开关管的漏极与所述第二电阻的一端连接，所述第八开关管的栅极接收所述第一时钟信号，所述第二电阻的另一端分别与所述第九开关管的源极和所述差分比较电路连接，所述第九开关管的栅极与所述第三反相器的输出端连接，所述第三反相器的输入端接收所述第一时钟信号，所述第九开关管的漏极与所述第三电阻的一端连接，所述第三电阻的另一端接地。

9、在本申请的一个实施例中，所述存储器包括沿第一方向延伸的字线和沿与所述第一方向交叉的第二方向延伸的位线，以及位于所述字线和所述位线之间的数个存储单元，每一存储单元包括efuse。

10、在本申请的一个实施例中，所述灵敏放大的数量为8。

11、根据本申请实施例提供的灵敏放大器和储存器读取电路，本申请的灵敏放大器内无需传输电路，通过彼此串联连接的分压电路和差分比较电路能够对输入的信号进行快速读取，降低了对第一时钟信号、第二时钟信号的时序要求，简化了电路。

技术特征：

1.一种灵敏放大器，其特征在于，包括彼此串联连接的分压电路和差分比较电路；

2.如权利要求1所述的灵敏放大器，其特征在于，所述差分比较电路包括：电流镜子电路、第一分压子电路、第二分压子电路、第一控制子电路和反相子电路；

3.如权利要求2所述的灵敏放大器，其特征在于，所述电流镜子电路包括：第一开关管、第二开关管；

4.如权利要求1所述的灵敏放大器，其特征在于，所述分压电路包括：第二控制子电路、第三分压子电路和第三控制子电路；

5.如权利要求4所述的灵敏放大器，其特征在于，所述第二控制子电路包括：第六开关管；

6.一种存储器读取电路，其特征在于，包括：一基准电路以及至少两个如权利要求1-5中任一项所述的灵敏放大器，至少两个所述灵敏放大器共用所述基准电路；

7.如权利要求6所述的存储器读取电路，其特征在于，所述基准电路包括：第四控制子电路、第五控制子电路、第四分压子电路和第五分压子电路；

8.如权利要求7所述的存储器读取电路，其特征在于，所述第四控制子电路包括：第八开关管；

9.如权利要求6所述的存储器读取电路，其特征在于，所述存储器包括沿第一方向延伸的字线和沿与所述第一方向交叉的第二方向延伸的位线，以及位于所述字线和所述位线之间的数个存储单元，每一存储单元包括efuse。

10.如权利要求6所述的存储器读取电路，其特征在于，所述灵敏放大的数量为8。

技术总结本发明公开了一种灵敏放大器和储存器读取电路，灵敏放大器包括彼此串联连接的分压电路和差分比较电路；分压电路用于接收第一时钟信号和输入信号，并根据第一时钟信号和输入信号，生成比较电压；差分比较电路用于接收比较电压、第二时钟信号、参考电压，并根据比较电压、第二时钟信号和参考电压，生成逻辑信号。本发明的灵敏放大器内无需传输电路，通过彼此串联连接的分压电路和差分比较电路能够对输入的信号进行快速读取，降低了对第一时钟信号、第二时钟信号的时序要求，简化了电路。技术研发人员：冯楚华,姜敏受保护的技术使用者：芯联先锋集成电路制造（绍兴）有限公司技术研发日：技术公布日：2024/2/21