非易失性存储器的存储器胞与阵列结构及相关的控制方法与流程

本发明涉及一种非易失性存储器，且特别涉及一种非易失性存储器的存储器胞与阵列结构及其相关的控制方法。

背景技术：

1、众所周知，非易失性存储器可在电源消失之后，仍可持续保存数据，因此非易失性存储器已经广泛的运用于电子产品中。再者，非易失性存储器中包括多个存储器胞(memorycell)排列成阵列结构(array structure)，而每个存储器胞中皆包含一浮动栅晶体管(floating gate transistor)。

2、美国专利us 8，941，167公开一种具可编程可抹除的单一多晶硅层非易失性存储器(erasable programmable single-poly non-volatile memory)。请参照图1，其所绘示为已知非易失性存储器的存储器胞(memory cell)。以下的说明中，将非易失性存储器的存储器胞简称为存储器胞。

3、请参照图1，其为已知存储器胞。已知存储器胞包括：选择晶体管ms、浮动栅晶体管mf、金属氧化物半导体电容器(metal-oxide-semiconductor capacitor，以下简称mos电容器)cmos1、cmos2。也就是说，此存储器胞为二个晶体管、二个电容器的存储器胞(2t2c memorycell)。

4、选择晶体管ms与浮动栅晶体管mf形成于第一n型井区(n-well、nw1)中，选择晶体管ms与浮动栅晶体管mf为p型晶体管。另外，第一mos电容器cmos1由p型晶体管所构成，p型晶体管形成于第二n型井区(nw2)中，且p型晶体管的二个漏/源极端(drain/source terminal)互相连接以形成抹除栅区域(erase gate region)45。第二mos电容器cmos2由n型晶体管所构成，n型晶体管形成于p型井区(pw)中，且n型晶体管的二个漏/源极端互相连接以形成辅助栅区域(assist gate region)55。其中，第一n型井区接收第一n型井区电压vnw1，第二n型井区接收第二n型井区电压vnw2、p型井区接收p型井区电压vpw。亦即，选择晶体管ms与浮动栅晶体管mf的体极端(body)接收第一n型井区电压vnw1，p型晶体管的体极端接收第二n型井区电压vnw2，n型晶体管的体极端接收p型井区电压vpw。

5、如图1所示，选择晶体管ms的第一漏/源极端连接至源极线(source line)并接收源极线电压vsl，选择晶体管ms的栅极端连接至选择栅极线(select gate line)并接收选择栅电压vsg。浮动栅晶体管mf的第一漏/源极端连接至选择晶体管ms的第二漏/源极端，浮动栅晶体管mf的第二漏/源极端连接至位线(bit line)并接收位线电压vbl。第一mos电容器cmos1的第一端连接至浮动栅晶体管mf的浮动栅极(floating gate)36，第一mos电容器cmos1的第二端连接至抹除线(erase line)并接收抹除线电压vel。第二mos电容器cmos2的第一端连接至浮动栅晶体管mf的浮动栅极36，第二mos电容器cmos2的第二端连接至辅助栅线(assist gate line)并接收辅助栅电压vag。

6、提供适当的偏压作为选择栅电压vsg、源极线电压vsl、位线电压vbl、抹除线电压vel、辅助栅电压vag、第一n型井区电压vnw1、第二n型井区电压vnw2、p型井区电压vpw，可以对非易失性存储器胞进行编程动作、抹除动作或者读取动作。

7、在已知2t2c存储器胞中，连接p型晶体管的二个漏/源极端来组成第一金属氧化物半导体电容器cmos1，并连接n型晶体管的二个漏/源极端来组成第二金属氧化物半导体电容器cmos2。因此，在制作p型晶体管与n型晶体管时，需在抹除栅区域45进行p掺杂工艺，并在辅助栅区域55进行n掺杂工艺。换句话说，已知2t2c存储器胞的工艺较复杂。另外，在进行编程动作、抹除动作或者读取动作时，需要提供数目较多偏压，例如提供三个井区电压vnw1、vnw2、vpw。

技术实现思路

1、本发明为一种控制方法运用于一非易失性存储器的一存储器胞，该存储器胞包括：一选择晶体管，该选择晶体管的一第一漏/源极端连接至一源极线，该选择晶体管的一栅极端连接至一字线；一浮动栅晶体管，该浮动栅晶体管的一第一漏/源极端连接至该选择晶体管的一第二漏/源极，该浮动栅晶体管的一第二漏/源极端连接至一位线；一第一电容器，连接在该浮动栅晶体管的一浮动栅极与一抹除线之间；以及，一第二电容器，连接在该浮动栅晶体管的该浮动栅极与一辅助栅极线之间，该控制方法包括下列步骤：在一编程动作时，对该存储器胞进行一弱编程程序；其中，在该弱编程程序时，开启该选择晶体管，提供一第一编程电压至该源极线，提供一接地电压至该位线，提供一第一辅助栅电压至该辅助栅极线，提供一第一抹除线电压至该抹除线；以及，在该弱编程程序后，对该存储器胞进行一强编程程序；其中，在该强编程程序时，开启该选择晶体管，提供一第二编程电压至该源极线，提供该接地电压至该位线，提供一第二辅助栅电压至该辅助栅极线，提供一第二抹除线电压至该抹除线；其中，该弱编程程序进行一第一编程时间，该强编程程序进行一第二编程时间，该第一编程电压大于该第二编程电压，该第一辅助栅电压小于该第二辅助栅电压，且该第一编程时间小于该第二编程时间。

2、本发明为一种控制方法运用于一非易失性存储器的一阵列结构，该阵列结构包括：x个存储器胞，该x个存储器胞被区分为y个群组，x与y为大于1的正整数，且x大于等于y，该控制方法包括下列步骤：(a)在一编程动作时，进行y次弱编程程序，使得对应的y群组皆进行一次该弱编程程序；以及，(b)在步骤(a)后，对该x个存储器胞进行一强编程程序；其中，该x个存储器胞中的一第一存储器胞包括：一选择晶体管，该选择晶体管的一第一漏/源极端连接至一源极线，该选择晶体管的一栅极端连接至一第一字线；一浮动栅晶体管，该浮动栅晶体管的一第一漏/源极端连接至该选择晶体管的一第二漏/源极，该浮动栅晶体管的一第二漏/源极端连接至一第一位线；一第一电容器，连接在该浮动栅晶体管的一浮动栅极与一抹除线之间；以及，一第二电容器，连接在该浮动栅晶体管的该浮动栅极与一第一辅助栅极线之间；其中，对该第一存储器胞进行该弱编程程序时，开启该选择晶体管，提供一第一编程电压至该源极线，提供一接地电压至该第一位线，提供一第一辅助栅电压至该第一辅助栅极线，提供一第一抹除线电压至该抹除线；其中，对该第一存储器胞进行该强编程程序时，开启该选择晶体管，提供一第二编程电压至该源极线，提供该接地电压至该第一位线，提供一第二辅助栅电压至该第一辅助栅极线，提供一第二抹除线电压至该抹除线；其中，该弱编程程序每次进行一第一编程时间，该强编程程序进行一第二编程时间，该第一编程电压大于该第二编程电压，该第一辅助栅电压小于该第二辅助栅电压，且该第一编程时间小于该第二编程时间。

3、为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下：