测试非易失性存储器装置的方法和非易失性存储器装置与流程

各种示例实施例总体涉及半导体存储器装置，更具体地，涉及制造和/或测试非易失性存储器装置的方法和/或非易失性存储器装置。

背景技术：

1、用于存储数据的半导体存储器装置可被分类为易失性存储器装置和非易失性存储器装置。易失性存储器装置(诸如，动态随机存取存储器(dram)和/或静态随机存取存储器(sram)装置)通常被配置为通过对存储器单元中和/或存储器单元中的锁存器中的电容器充电或放电来存储数据，并且可在断电时丢失存储的数据。非易失性存储器装置(诸如，闪存装置)即使断电也可保持存储的数据。易失性存储器装置被广泛用作各种装置的主存储器，而非易失性存储器装置被广泛用于在各种电子装置(诸如，计算机、移动装置等)中存储程序代码和/或数据。

2、最近，已经开发了三维结构的非易失性存储器装置(诸如，垂直nand存储器装置)，以增加非易失性存储器装置的集成和存储器容量。在三维结构的非易失性存储器装置中，外围电路和存储器单元阵列被顺序地或单独地(例如，分开地)制造，并且外围电路需要在存储器单元阵列未连接到外围电路的情况下在各种环境下测试。

技术实现思路

1、各种示例实施例可提供一种测试或制造非易失性存储器装置的方法，该方法能够在存储器单元未连接到外围电路的情况下执行导通单元测试。

2、可选地或附加地，一些示例实施例可提供一种非易失性存储器装置，该非易失性存储器装置能够在存储器单元未连接到外围电路的情况下执行导通单元测试。

3、根据一些示例实施例，在一种测试或制造包括第一半导体层和第二半导体层的非易失性存储器装置的方法中，其中，在第一半导体层中设置多个非易失性存储器单元、多条字线和多条位线，并且在第一半导体层之前形成第二半导体层；通过在第二半导体层中形成半导体元件和用于对半导体元件进行布线的图案，在第二半导体层中设置包括页缓冲器电路和至少一个驱动器的电路元件，所述至少一个驱动器与页缓冲器电路间隔开；通过在页缓冲器电路的感测节点与所述至少一个驱动器的多个放电晶体管之间提供至少一条放电路径来模拟未连接到页缓冲器电路的非易失性存储器单元的导通状态，所述至少一个驱动器通过导线连接到连接晶体管，连接晶体管结合到页缓冲器电路的位线节点；在模拟导通状态的情况下，在页缓冲器电路中执行感测和锁存操作；以及基于通过感测和锁存操作的获得的锁存值来确定页缓冲器电路是否正常操作。

4、可选地或附加地，根据一些示例实施例，在一种测试或制造包括第一芯片和第二芯片的非易失性存储器装置的方法中，其中，第一芯片包括存储器单元区域且位于第一晶片上，并且第二芯片包括具有页缓冲器电路的外围电路区域且位于不同于第一晶片的第二晶片上；通过在第二晶片上的第一基底中形成半导体元件和用于对半导体元件进行布线的图案来设置第二半导体层中的包括页缓冲器电路和至少一个驱动器的电路元件，所述至少一个驱动器电路元件与页缓冲器电路间隔开；通过在页缓冲器电路的感测节点与所述至少一个驱动器的多个放电晶体管之间提供至少一条放电路径来模拟未连接到页缓冲器电路的非易失性存储器单元的导通状态，所述至少一个驱动器通过导线连接到连接晶体管，连接晶体管结合到页缓冲器电路的位线节点；在模拟导通状态的情况下，在页缓冲器电路中执行感测和锁存操作；以及基于通过感测和锁存操作获得的锁存值来确定页缓冲器电路是否正常操作。

5、可选地或附加地，根据一些示例实施例，一种非易失性存储器装置包括第一半导体层和在第一半导体层下方的第二半导体层。多个非易失性存储器单元、多条字线和多条位线被设置在第一半导体层中。通过在第二半导体层中具有半导体元件和用于对半导体元件进行布线的图案，第二半导体层包括电路元件，电路元件包括页缓冲器电路、至少一个驱动器和控制电路，所述至少一个驱动器与页缓冲器电路间隔开。在第一半导体层未连接到第二半导体层的情况下，控制电路被配置为：通过在页缓冲器电路的感测节点与所述至少一个驱动器的多个放电晶体管之间提供至少一条放电路径来模拟未连接到页缓冲器电路的非易失性存储器单元的导通状态，所述至少一个驱动器通过导线连接到连接晶体管，连接晶体管结合到页缓冲器电路的位线节点；在模拟导通状态的情况下，在页缓冲器电路中执行感测和锁存操作；基于通过感测和锁存操作获得的锁存值确定页缓冲器电路是否正常操作；并且将确定的结果提供给外部测试装置。

6、因此，根据各种示例实施例，可通过在感测节点与至少一个驱动器的多个放电晶体管之间提供至少一条放电路径来模拟未连接到页缓冲器电路的存储器单元的导通状态，执行对与存储器单元阵列分开地形成或在存储器单元阵列之前形成的页缓冲器电路的测试。因此，可在存储器单元未连接到页缓冲器电路的情况下对存储器单元的截止状态和存储器单元的导通状态执行关于各种测试项目的测试，从而可增提高测试覆盖率和/或提高存储器装置的质量和/或良率。

技术特征：

1.一种测试非易失性存储器装置的方法，非易失性存储器装置包括第一半导体层和第二半导体层，其中，在第一半导体层中设置多个非易失性存储器单元、多条字线和多条位线，并且在第一半导体层之前形成第二半导体层，所述方法包括：

2.根据权利要求1所述的方法，其中，模拟非易失性存储器单元的导通状态的步骤包括：

3.根据权利要求2所述的方法，其中，所述多个放电晶体管包括并联结合在连接节点与接地电压之间的k个放电晶体管，

4.根据权利要求2所述的方法，其中，所述多个放电晶体管包括并联结合在连接节点与接地电压之间的k个放电晶体管，

5.根据权利要求1所述的方法，其中，所述至少一个驱动器包括：

6.根据权利要求5所述的方法，其中，模拟非易失性存储器单元的导通状态的步骤包括：

7.根据权利要求6所述的方法，其中，执行感测和锁存操作的步骤包括：锁存第一感测节点和第二感测节点中的每个的电压电平。

8.根据权利要求6所述的方法，其中，

9.根据权利要求5所述的方法，其中，模拟非易失性存储器单元的导通状态的步骤包括：

10.根据权利要求9所述的方法，其中，执行感测和锁存操作的步骤包括：锁存第一感测节点和第二感测节点中的每个的电压电平。

11.根据权利要求9所述的方法，

12.根据权利要求1所述的方法，其中，页缓冲器电路包括：

13.根据权利要求12所述的方法，其中，模拟非易失性存储器单元的导通状态的步骤包括：

14.根据权利要求13所述的方法，其中，提供所述至少一条放电路径的步骤包括：通过改变所述多个放电控制信号之中的激活的放电控制信号的数量来调整感测节点到达断路电平的时间间隔。

15.一种制造非易失性存储器装置的方法，非易失性存储器装置包括第一芯片和第二芯片，其中，第一芯片包括存储器单元区域且位于第一晶片上，并且第二芯片包括具有页缓冲器电路的外围电路区域且位于不同于第一晶片的第二晶片上，所述方法包括：

16.根据权利要求15所述的方法，其中，模拟非易失性存储器单元的导通状态的步骤包括：

17.根据权利要求15所述的方法，其中，所述至少一个驱动器包括：

18.根据权利要求15所述的方法，其中，所述至少一个驱动器包括：

19.一种非易失性存储器装置，包括：

20.根据权利要求19所述的非易失性存储器装置，其中，在电路元件通过测试之后，第二半导体层上堆叠第一半导体层，并且

技术总结提供了测试非易失性存储器装置的方法和非易失性存储器装置。在一种测试包括第一半导体层和在第一半导体层之前形成的第二半导体层的非易失性存储装置的方法中，在第二半导体层中设置电路元件，电路元件包括页缓冲器电路和与页缓冲器电路间隔开的至少一个驱动器；通过在感测节点与所述至少一个驱动器的多个放电晶体管之间提供至少一条放电路径来模拟未连接到页缓冲器电路的非易失性存储器单元的导通状态；在页缓冲器电路中在模拟导通状态的情况下执行感测和锁存操作；以及基于通过感测和锁存操作获得的锁存值来确定页缓冲器电路是否正常操作。技术研发人员：郑然旭,李明雨,朴钟哲受保护的技术使用者：三星电子株式会社技术研发日：技术公布日：2024/4/22